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RSS订阅原创 CQU 硬件综合设计
我这边拿之前的答案跑了一遍，相同的verilog版本 相同的trace文件，这个答案就可以正常运行。floprc的位数没有改，导致stallD和stallF为X或Z等其他错误。添加WriteHLE,hi_i,lo_i, hi_oD,lo_oD。maindec的case位置放错了，应该放在R-TYPE的里面。文件路径没问题，trace_reg不为0，可以正常打开文件。添加输出WriteHLD，修改control的位数。WriteHLD：写回寄存器的选择，接到A3。跳转是在D阶段就跳转了，但是写回是在W阶段。
2024-06-02 13:40:25
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空空如也
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