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FPGA高端项目：Xilinx Kintex7系列FPGA多路视频拼接 工程解决方案 提供6套工程源码和技术支持 引用
FPGA高端项目-Xilinx Kintex7系列FPGA多路视频拼接 工程解决方案 提供6套工程源码和技术支持
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关于verilog设计单口同步RAM的问题
答:
always@(posedge sys_clk)begin
if(spsy_cs & spsy_wr)
spsy_mem[spsy_addr] <= spsy_mid_data;
else
spsy_mem[spsy_addr] <= spsy_mem[spsy_addr];
end
always@(posedge sys_clk)begin
if(spsy_cs & !spsy_wr)
spsy_mid_data <= spsy_mem[spsy_addr];
else
spsy_mem[spsy_addr] <= spsy_mem[spsy_addr];
end
spsy_mid_data这个信号在2个always模块里，在同一个时钟边沿，即被写，由被读。所有出现上面问题。
同一个信号在多个always模块内，同一时间点，不能同时读，又同时写