iverilog & gtkwave基础练手_gtkwave .vcd github-CSDN博客

本文链接：https://blog.csdn.net/x88588/article/details/106214322

本文详细介绍了如何使用Iverilog进行Verilog代码的编译，并利用gtkwave进行波形仿真。首先，通过安装Iverilog和gtkwave，接着从GitHub克隆代码并编译生成simple.vvp文件。通过具体的代码示例，演示了如何设置输入信号，监控输出信号的变化，以及如何使用gtkwave查看仿真波形。

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github地址：https://github.com/albertxie/iverilog-tutorial

先安装iverilog和gtkwave。

sudo apt-get install iverilog
sudo apt-get install gtkwave

从github克隆代码，进行编译，编译后生成simple.vvp文件。

iverilog -o simple.vvp simple.v simple_tb.v

其中，simple.v代码内容为：

// very standard Verilog module
module simple(A, B);

   input  [3:0] A;
   output [3:0] B;

   // mix up the input bits
   assign B = { A[0], A[2], A[1], A[3] };

endmodule

simple_tb.v内容为：

module simple_tb;

   // initial values
   reg [3:0] A = 4'b1010;
   wire [3:0] B;

   initial
     begin
        // vcd dump
        $dumpfile("simple.vcd");          //指定VCD文件的名字为simple.vcd，仿真信息将记录到此文件
        // the variable 's' is what GTKWave will label the graphs with
        $dumpvars(0, s);
        $monitor("A is %b, B is %b.", A, B);    //监控A、B的值。

        // setting each elements values at each time interval, must finish with $finish
        #50 A = 4'b1100;
        #100 A = 4'b0000;
        #100 $finish;
     end

   // stap of module
   simple s(A, B);
endmodule

输入下列代码进行仿真：