xffjpf的博客

这篇代码主要讲一下异步fifo的设计实现。异步fifo和同步fifo的区别主要在于读写所用的时钟是否一致。异步fifo设计因为读写所用的时钟不一致因而设计比较复杂，会涉及到读指针和写指针的同步化。 异步fifo设计主要要解决两个问题： 1）如何产生fifo的读写指针 2）如何判断fifo的空满状态

代码主要介绍一下同步fifo用verilog实现。fifo是 first input first output 的缩写，即先进先出队列，fifo一般用作不同时钟域的缓冲器。fifo根据读和写的时钟是否为同一时钟分为同步fifo和异步fifo。异步fifo相比同步fifo来说，设计更加复杂一点。本文中讲述的是同步fifo的一种设计方法。

数字通信同步技术的Matlab与FPGA实现——AlteraVerilog版，配套光盘第2-8章 杜勇

数字滤波器的Matlab与FPGA实现——AlteraVerilog版，配套光盘第2-9章 杜勇

Vivado及ISE仿真中文件读取操作整理：测试数据以txt文本形式存储，然后添加到工程中，在使用$readmemb的时候，需要txt文本的全部路径。个人尝试了先使用fopen打开文本，然后再使用$readmemb读取，没有成功，好像不能使用fopen打开后读取，而是直接在$readmemb中使用文件绝对路径。亲测可行。

自己编写的基于Qt开发的GPS定位系统以及授时模块，亲测可行，已增加注释，个人认为比较详细，有界面，很适合初学者，界面功能还算比较完善，包含时间，日期，经纬度，卫星等各种内容，推荐。

本配套教程根据不同的侧重点分2部分：第一部分是基础篇，分删介绍开収板癿上电捡测，硬件电路癿介绍，ZYNQ芯片癿介绍，软件Vivado癿安装，Linux系统虚拟机癿安装，PS呾PL接口技术癿介绍呾ZYNQ开収流程癿介绍。通过基础篇让大家对黑金开収板AX7021及ZYNQ芯片呾开収有一个总体认识，为后面几部分癿学习打好基础。第二部分是逡辑篇，在逡辑篇里我们把ZYNQ芯片当做普通癿FPGA杢使用，结合开収板呾ZYNQ芯片癿资源实现纯逡辑癿开収。我们会通过大量癿应用实例让大家了觋呾掌插FPGA癿Verilog程序癿设计及实现、AX7021开収平台癿硬件资源