[TCPIP/MAC/PHY]
xgbing
专注于嵌入式方向的软硬件设计与开发(ASM\C\C++,RTOS,Linux,android,以太网\嵌入式网络协议栈,蓝牙,WIFI,文件系统/嵌入式存储,显示\音频,单片机\DSP\ARM\Cortex,电路设计\PCB布板\硬件驱动\数字逻辑CPLD,FPGA\niosII),目前从事VirtualBox\qemu\KVM虚拟化研究工作。
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QinQ
QinQ也称Stacked VLAN 或Double VLAN。标准出自IEEE 802.1ad,目前该标准仍处于草案阶段。其实现为在 802.1q协议标签前再次封装802.1q协议 标签,其中一层标识用户系统网络(customer network),一层标识网络运营网络(service provider network),将其扩展实现用户线路标识。 VLAN最初是一种虚拟工作原创 2012-11-01 23:21:13 · 1621 阅读 · 0 评论 -
全双工/半双工的几个概念
(1)全双工,PAUSE帧 PAUSE帧为了防止缓冲益出,PAUSE帧可以超出该设备的设计水平,可以短暂的延迟流量赠长,该设备通过向对端设备发送PAUSE来阻止本身产身缓冲益出。 IEEE802.3x规定了一种64字节的“PAUSE”MAC控制帧的格式。当端口发生阻塞时,交换机向信息源发送 “PAUSE”帧,告诉信息源暂停一段时间再发送信息。 在实际的网络中,尤原创 2012-08-24 23:54:29 · 6611 阅读 · 0 评论 -
Triple-Speed Ethernet(tse)FPGA软核MAC测试
Altera公司的三速以太网(TSE)是一个可配置的FPGA软核MAC,主要应用于10/100 Mbps (快速以太网)和1000 Mbps (千兆以太网)线路卡、NIC卡以及交换机等。 官方资源: http://www.altera.com.cn/support/ip/interface-protocols/ips-inp-tse.html http://ww原创 2013-01-30 17:58:27 · 14718 阅读 · 27 评论 -
TCP/IP协议栈lwip的移植
新建几个头文件Include/lwipopts.hInclude/arch/cc.hInclude/arch/perf.hInclude/arch/sys_arch.h 除头文件外还需要添加一个C文件:sys_arch.c。说明在doc/sys_arch.txt中。 修改netif/Ethernetif.c。结构对齐的几个宏对于一个结构下原创 2012-06-20 23:07:23 · 26239 阅读 · 4 评论 -
NetReceive函数--精简的网络数据包解析代码,支持802,VLAN
voidNetReceive(volatile uchar * inpkt, int len) { Ethernet_t *et; IP_t *ip; ARP_t *arp; IPaddr_t tmp; int x; uchar *pkt;#if defined(CONFIG_CMD_CDP) int iscdp;#endif ushort cti原创 2011-06-27 16:29:00 · 2582 阅读 · 0 评论 -
VLAN网的VID字段
<br /> <br /> <br />VLAN需要交换机和网卡的支持,当一主机发送带有VLAN的数据包时,经过交换机,如果交换机不支持VLAN,VLAN中的VID不为则包丢弃;VID为0则去掉VLAN字段转发。如果交换机支持VLAN,则带有VLAN的包被发送到接收主机,所以接收主机的网卡也需要支持VLAN。<br /> <br /> <br /> <br /> <br /> <br /> <br /> <br />原创 2010-09-07 11:03:00 · 3163 阅读 · 0 评论 -
Open Ethernet IP core 介绍
Open Ethernet IP core 是一种支持 10M/100Mbps 以太网的 MAC IP core,实现数据链路层的功能,其最大的特点便是公开免费,它不同于常见的 ASIC 网卡芯片,能够很方便的集成到片上系统(SOC)设计中去。 基本结构 MAC, 即 Media Access control, 位于 OSI 七层模型中数据链路部分,主要负责控制与物理层的物理介质通信。转载 2011-11-26 22:17:14 · 2580 阅读 · 0 评论 -
5.10. Data Transfer with Backpressure
Sink使用ready信号表示一个激活的周期,这个周期叫做ready周期。在这个周期内,source使valid信号有效则数据发送到sink。如果没有数据可发送,使valid信号无效,这时,data信号可以是任意值。 每个支持backpressure功能的接口定义readyLatency参数表示valid信号有效后再经readyLatency周期数据才能发送。如果readyLate翻译 2012-09-01 22:52:33 · 1226 阅读 · 0 评论