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FPGA
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水声小羊
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使用Altium Designer和文本编辑器生成qsf文件快速分配FPGA管脚
问题:传统FPGA管脚分配方法可以通过Quartus软件界面Pin Planner一一配置,但做毕业设计时共用6片FPGA,每片FPGA需分配200个左右IO,共需分配上千个IO,手动分配效率极低且容易出错,还不易修改。解决方法:采用了结合Altium Designer和文本编辑器,编写qsf脚本的方式分配FPGA IO管脚,具体步骤如下,此方法方便高效,可以准确的分配6片FPGA的IO管脚。图1Pin Planner分配管脚图1、在“AD”软件中打开FPGA原理图,将原理图FPGA的部分.原创 2022-03-09 11:15:27 · 1379 阅读 · 0 评论 -
毛刺滤除问题
使用时序逻辑对一个单bit信号进行毛刺滤除操作,高电平或者低电平宽度小于4个时钟周期的为毛刺。一、分析边沿检测+计数的方法,检测到上升沿或下降沿说明可能是信号变化或毛刺,检测到边沿变化后计数器清零并开始计数,计数到3说明单bit信号不是毛刺,可以赋值并停止计数;未计数到3说明单bit信号是毛刺信号,不赋值。二、时序分析三、代码module glitch_filter( input wire Clk_50M, input wire Rst_n, input wire da.原创 2021-04-05 14:56:46 · 3242 阅读 · 2 评论 -
状态机的问题——不重叠序列检测“1011”
目录一、初步分析:二、Moore型状态机实现(状态机的输出只与当前状态有关,与输入无关)1、IDLE状态有两种跳转情况:2、S1状态有两种跳转情况3、S2状态有两种跳转情况4、S3状态有两种跳转情况5、S4状态有两种跳转情况三、Moore状态机代码与仿真1、代码2、状态转移图与状态转移表3、仿真代码4、仿真结果四、Mealy型状态机实现(状态机的输出与当前状态有关,也与输入有关)五、Mealy状态机代码与仿真1、代码2、状态转移图与状态转.原创 2021-03-24 17:14:58 · 5623 阅读 · 0 评论 -
单比特信号跨时钟域
Signal_a是clka(300M)时钟域的一个单时钟脉冲信号,如何将其同步到时钟域clkb(100M)中,并产生出Signal_b同步脉冲信号。请用Verilog代码描述,并画出对应的时序波形图说明图。(大疆FPGA逻辑岗A卷)分析:一、单比特信号从慢时钟域到快时钟域(1)矩形脉冲的“0”变“1”、“1”变“0”不是立刻变化的,有一个变化的过程,运放里叫压摆率(SR)。如果时钟采样时信号正好在变化的过程,数据传输的过程就不满足建立时间和保持时间,触发器的输出会处于不确定的状态,不等于稳定原创 2021-03-18 22:37:19 · 2033 阅读 · 2 评论 -
32位浮点数的一些理解
32位浮点数的一些理解1、定点的缺点:对于一个系统可能出现一些特别大的数和特别小的数,如果用定点表示就会很僵硬,位数一定就不能同时表达特别大的数和特别小的数。2、对于定点123.625,用科学计数法的方式可以写成1.23625*102,也可以写成12.625*101。1.111011101*26。。。。。为了规范,IEEE就规定了32位浮点的格式如下3、翻译一下(1)最高位是符号位,“0”代表正,“1”代表负。(2)接下来的8位是指数位,8位可表示整数的范围是0-255,考虑指数可以原创 2020-08-03 15:48:18 · 15319 阅读 · 0 评论 -
可重用模块设计_参数化设计
上个例子为用FPGA控制使一个led以1ms速度翻转,如果想改变led翻转速度,最直观的想法是重新计算计数器的值,然后进行更改。问题是如果需要频繁的更改,或增加很多不同的led,就需要填加很多修改计算好的模块,这样就不是很方便,所以还有其他的解决办法。方法一、一个模块在顶层多次调用,在顶层改变变化的参数底层:module led01( Clk, Rst_N, Cnt_max,...原创 2020-03-27 22:10:30 · 282 阅读 · 0 评论 -
计数器驱动LED闪烁
一、FPGA中最常见的就是计数器,本例为用FPGA控制一个led,假设电路中led低电平点亮,FPGA控制使一个led以1ms速度翻转。二、分析思路:核心为写一个计数器,计数器计数到1ms时反转led对应的管脚,假设FPGA主频50M,周期为20ns。所以计数器计数为1_000_000/20-1=49_999。三、verilog代码:module led01( Clk, Rst_...原创 2020-03-24 08:57:54 · 660 阅读 · 0 评论