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RSS订阅原创 也说建立保持时间(CPLD时序分析)
这是一篇脱胎于我在公司做的一个training里关于CPLD时序部分讲解的博客。在此感谢网络上两篇流传度很广的关于建立保持时间的文章的原作者，一篇叫做“数字电路中的建立时间与保持时间”，另一篇叫做“FPGA时序分析，时序约束知识”。(由于转来转去，已经找不到原出处。)本文将从三个层面(门级，芯片级和板级)上来分析数字电路中的建立保持时间，目的是理清CPLD设计和板级设计在时序上的关系，说明
2012-08-18 21:54:02
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空空如也
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