zynq7000系列使用如何创建工程？如何使用vivado软件创建PL侧工程？如何创建xilinx zynq FPGA 工程？

zynq7000系列使用如何创建工程？如何使用vivado软件创建PL侧工程？如何创建xilinx zynq FPGA 工程？

使用vivado创建PL侧FPGA的工程主要包括创建工程、向工程中添加文件：
1. 创建RTL工程
2. 添加文件
①添加设计文件
（类比VS2010向新建的项目中添加文件）
②添加约束文件（什么是约束文件？包括创建时钟并对时钟进行约束等，约束文件包括：时序约束，物理约束，调试约束）。
③添加仿真文件（如有需要）。
经验总结：
使用VS2010教程进行知识迁移对比，快速掌握FPGA开发
不要着急去仔细研究设计文件和约束文件，先能够创建工程，让程序能够在开发平台上跑起来，这可以算作是一个里程碑，学习FPGA开发的基本流程。

1.1 打开vivado2015.4软件

1.2 点击创建新工程

1.3 点击下一步

1.4 填写工程名称和存放路径，点击下一步

1.5 选择RTL工程，并勾选红框选项，点击下一步

1.6 选择自己所使用的开发平台芯片对应的型号和封装速度等级
1.
2.速度等级
3.芯片类别
4.
5.

续

试验平台选择

1.7 查看工程信息，点击Finish，完成工程创建

2.1
创建工程文件

2.2点击添加工程文件
首先添加设计文件

2.3 点击创建新的设计文件

2.4
选择语言类型
Verilog-通用性更高，使用人数更多。
VHDL-安全性更高，语法更规范，军工，代码可靠性需求高的企业使用更多。
SystemVerilog-硬件设计和验证语言。

2.5查看设计文件创建结果

2.6点击Finish，完成设计文件创建

2.7设置端口界面，直接点击OK即可

弹窗点击yes

2.8 查看新建的设计文件

2.9 向设计文件中添加源码

2.10 添加文档说明

2.11添加源代码

3.1 添加约束文件

3.2 选择创建新的约束文件

3.3
点击创建约束文件

3.4
文件类型（后缀）为XDC

3.5 查看添加的约束文件，点击Finish完成

3.6 查看添加的约束文件

3.6 向约束文件中添加约束

3.7 点击下述图标，开始 综合

3.8 综合结束后，点击下述图标，开始“执行”（执行是一个操作步骤，类似于C语言的链接）

3.9 “执行” 结束后，生成bit文件

3.10观察上述步骤的国情情况，第一个框为 “综合”，第二个框为“执行”

3.11开发平台上电，连接JTAG加载器，连接目标设备

3.12 加载bit文件

加载成功后，观察平台的运行情况，是否与自己设计期望的输出结果一致。

引发思考：
不知道设计文件是怎么控制LED的？
不知道约束文件有什么用处？
编辑代码不方便，希望找到好用的编辑工具！