微处理器架构
xinanzhung
这个作者很懒,什么都没留下…
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DSP架构介绍
概述最近两年,DSP处理器的更高性能由于不能从传统结构中得到解决,因此提出了各种提高性能的策略。其中提高时钟频率似乎是有限的,最好的方法是提高并行性。提高操作并行性,可以由两个途径实现:提高每条指令执行的操作的数量,或者是提高每个指令周期中执行的指令的数量。这两种并行要求产生了多种DSPs新结构。增强型 DSP以前,DSP处理器使用复杂的、混合的指令集,使编程者可以把多个操作编码在一条原创 2013-12-28 16:57:44 · 10754 阅读 · 1 评论 -
如何计算k段流水线执行n条指令的执行时间?
计算k段流水线执行n条指令的执行时间,有必要区分两种情况:如果流水线中的各段执行时间均为t,那么执行n条指令的时间就是执行第一条指令的时间kt,加上其余n-1条指令各执行一段的时间(n-1)t。如果流水线中的各段执行时间不等,且最长段的执行时间为tmax,那么执行n条指令的时间就是执行第一条指令的时间T,加上其余n-1条指令各执行最长段的时间(n-1) tmax。文章来源:ht转载 2014-03-26 10:46:48 · 4836 阅读 · 0 评论 -
缓存和内存的区别
许多人认为,“缓存”是内存的一部分 许多技术文章都是这样教授的 但是还是有很多人不知道缓存在什么地方,缓存是做什么用的 其实,缓存是CPU的一部分,它存在于CPU中 CPU存取数据的速度非常的快,一秒钟能够存取、处理十亿条指令和数据(术语:CPU主频1G),而内存就慢很多,快的内存能够达到几十兆就不错了,可见两者的速度差异是多么的大缓存是为了解决CPU速度和内存速度的速度差转载 2014-05-06 19:43:46 · 742 阅读 · 0 评论 -
Cache 写操作策略
由于Cache的内容只是主存内容的一个子集,应当与主存内容保持一致,而CPU对Cache的写入更改了Cache的内容。为此,可选用写操作策略使Cache内容与主存内容保持一致。1、写回法(Write-Back)当CPU写Cache命中时,只修改Cache的内容,而不是立即写入主存;只有当此块被换出时才写回主存。使用这种方法写Cache和写主存异步进行,显著减少了访问主存的次数,但是存在转载 2014-03-24 20:12:49 · 5742 阅读 · 0 评论 -
Cache 替换策略
Cache工作原理要求它尽量保存最新数据,当从主存向Cache传送一个新块,而Cache中可用位置已被占满时,就会产生Cache替换的问题。替换问题与Cache的组织方式紧密相关:对直接映射Cache来说,只要把此可用位置上的主存块换出Cache即可;对全相联和组相联Cache来说,要从若干个可用位置中选取一个位置,把其中的主存块换出Cache。常用的替换算法有下面三种。1. 最不经常使用转载 2014-03-24 20:09:07 · 14722 阅读 · 0 评论 -
Cache基本原理
在设计和开发系统程序和应用程序时,程序员通常采用模块化的程序设计方法。某一模块的程序,往往集中在存储器逻辑地址空间中很小的一块范围内,且程序地址分布是连续的。也就是说,CPU在一段较短的时间内,是对连续地址的一段很小的主存空间频繁地进行访问,而对此范围以外地址的访问甚少,这种现象称为程序访问的局部性。高速缓冲存储器(Cache)技术就是利用程序访问的局部性原理,把程序中正在使用的部分(活跃块)转载 2014-03-24 19:49:14 · 5005 阅读 · 0 评论 -
Cache 地址映射
Cache的容量很小,它保存的内容只是主存内容的一个子集,且Cache与主存的数据交换是以块为单位的。为了把信息放到Cache中,必须应用某种函数把主存地址定位到Cache中,这称为地址映射。在信息按这种映射关系装入Cache后,CPU执行程序时,会将程序中的主存地址变换成Cache地址,这个变换过程叫做地址变换。Cache的地址映射方式有直接映射、全相联映射和组相联映射。假设某台计算机主存容转载 2014-03-24 19:56:05 · 2469 阅读 · 0 评论 -
指令执行时间
高端的处理器里通常都带指令预取和多级流水线结构,昨天突然被问到在这种情况下怎么去计算多条语句的执行时间。想了半天也迷糊,今天一早醒来,突然想起来,其实CPU执行一条指令包含了取指令和执行指令2个步骤,执行指令的时间是固定的,而取指令不同,其实所谓的指令预取和流水线结构,是为了减少取值时间的,尤其在高速的CPU中,CPU读写RAM虽然比读写外部存储器快,但依然赶不上CPU的指令执行速度。因此,在这种转载 2014-04-14 14:18:21 · 1467 阅读 · 0 评论 -
simplescalar模拟器
SimpleScalar模拟器是一个超标量、5级流水的RISC(Reduced Instruction Set Computing)体系结构模拟器,提供了从最简单的功能模拟到超标量乱序发射的不同的模拟程序。 SimpleScalar模拟器在功能级上实现了执行驱动、解释执行,在行为级上实现了流水线模拟。该工具集提供了一个以GCC为主的编译器以及相关组件,能够产生基于SimpleSca转载 2014-01-02 11:51:52 · 1725 阅读 · 0 评论 -
指令级并行——超标量Superscalar与超长指令字VLIW架构
本文介绍并比较了CPU架构超标量superscalar和超长指令自VLIW(Verylong instruction word)。乱序执行(In-order & out-of-order execution)在各单元不按规定顺序执行完指令后还必须由相应电路再将运算结果重新按原来程序指定的指令顺序排列后才能返回程序。这种将各条指令不按顺序拆散后执行的运行方式就叫乱序执行(也有叫错转载 2013-12-28 16:53:58 · 13232 阅读 · 0 评论 -
单发射与多发射
单发射与多发射1 流水线(pipeline)技术:是指在程序执行时多条指令重叠进行操作的一种准并行处理实现技术。流水线是Intel首次在486芯片中开始使用的。流水线的工作方式就象工业生产上的装配流水线。在CPU中由5—6个不同功能的电路单元组成一条指令处理流水线,然后将一条X86指令分成5—6步后再由这些电路单元分别执行,这样就能实现在一个CPU时钟周期完成一条指令,因此提高转载 2014-05-15 15:35:10 · 7756 阅读 · 0 评论