FPGA学习笔记
文章平均质量分 84
智小星
这个作者很懒,什么都没留下…
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Verilog基础知识
1. Verilog语法的基本概念Verilog HDL是一种用于数字系统设计的语言。Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。无论描述电路功能行为的模块或描述元器件或较大部件互联的模块都可以用Verilog语言来建立电路模型。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们所对应的模型类型共有以下5种。系统级(system-level):...原创 2019-09-05 19:30:07 · 6074 阅读 · 2 评论 -
Verilog的基础语法
虽然Verilog硬件描述语言有很完整的语法结构和系统,这些语法结构的应用给设计描述带来很多方便。但是Verilog是描述硬件电路的,它是建立在硬件电路的基础上。有些语法结构是不能与实际硬件电弧对应起来的,比如for循环,它是不能映射实际的硬件电路的,因此,Verilog硬件描述语言分为可综合和不可综合语言。所谓可综合,就是我们编写的Verilog代码能够被综合器转化为相应的电路结构。因此我...原创 2019-09-19 14:45:13 · 11089 阅读 · 4 评论 -
Verilog的抽象级别
所谓抽象级别,实际上是指同一个物理电路,可以在不同的层次上用 Verilog 语言来描述它。Verilog 硬件描述语言支持以下五种级别:(1) 系统级;(2) 算法级;(3) RTL级;(4) 门级;(5) 开关级;其中,系统级和算法级是属于行为级描述方式的,RTL级又称为数据流描述方式,门级和开关级是属于结构化描述方式的,下面分别对这三种方式进行介绍。1. 结构...原创 2019-09-19 20:40:25 · 5086 阅读 · 0 评论 -
Verilog模块化设计
模块化设计是FPGA设计中一个很重要的技巧,它能够使一个大型设计的分工协作和仿真测试更加容易,使代码维护和升级更加便利。所谓模块化设计,就是将一个比较复杂的系统按照一定的规则划分为多个小模块,然后我们再分别对每个小模块进行设计,当这些小模块全都完成以后,我们再将这些小模块有机的组合起来,最终我们就能够完成整个复杂系统的设计。这里我们以半加器为例进行说明。1. 模块层次划分我们将半加...原创 2019-09-27 17:05:03 · 3474 阅读 · 0 评论