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RSS订阅转载 Verilog端口类型的选择？wire还是reg型
(2)show_cnt定义时为输出端口，可以为reg类型，也可以为wire类型，但是例化时连接此端口的信号类型必须为wire类型。原文链接：https://blog.csdn.net/m0_55879969/article/details/123471865。(1)模块定义时new_data为输入端口，必须为wire型，而例化时，连接此端口的信号类型可以为wire型，也可以为reg型。模块定义时的端口类型和例化时连接端口的信号类型可以不一致。
2023-08-13 20:16:51
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原创 @（posedge clk）的用法
alway 后面不跟就是一直执行，比如我们经常在TESTBENCH里用到的always #5 clk=~clk就是clk一直每隔5个时钟单元翻转，也就是定义周期为10的时钟信号。2、alway @ 后面跟的是你的事件触发信号，比如（posedge clk)意思就是当clk上升沿时触发你下面的程序。always@（posedge clk）表示的是每个clk上升沿事件做某事，常常表示的是时序逻辑。@：事件的意思，@（posedge clk）表示的是clk上升沿这个事件，1、always:“一直做某事”
2023-08-07 09:56:15
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空空如也
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