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FPGA
谢娘蓝桥
绿水青山境长静,花落虽频意自闲。
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共阴七段数码管FPGA 实现
此处代码实现的是4-16译码器。原创 2022-12-15 07:02:39 · 2231 阅读 · 0 评论 -
FPGA IIC SLAVE 实现
bit cnt 计数或者dataphase转换。IOout 用于输出接收到数据。判断IIC 的开始或结束条件。指定从设备的节点地址。原创 2022-08-04 16:05:28 · 1157 阅读 · 0 评论 -
Lichee Tang Nano 4K开发板上手
板子资源一览点个灯,查看原理图发现使用的是mode管脚,所以在管脚分配时要将其设置为普通的gpio分配管脚点灯代码module led ( input sys_clk, input sys_rst_n, // reset input output led //R);reg [23:0] counter;localparam clk27M = 27_000_000;always @(posed...原创 2021-10-25 22:55:56 · 1733 阅读 · 0 评论 -
FPGA 实现 bram (block RAM)
module mem( input clk, input en, input we, input [5:0]addr, input [16-1:0]dout);reg[16-1:0]mem[63:0];always@(posedge clk)if(en&we) mem[addr]<=din;...原创 2019-01-19 22:53:08 · 7995 阅读 · 4 评论 -
ZYNQ MIO GPIO解读
1.static XGpiops psGpioInstancePtr指针实例,指向我们添加的gpio端口2.XGpios 是一个结构体包含以下内容XGpioPS_Config GpioConfig; //设备配置 (指定GPIO的设备地址及基地址)U32 IsReady 是否初始化准备好XGpioPs_Handler Handler 所有状态处理程序Void ...原创 2018-11-23 11:28:57 · 579 阅读 · 0 评论 -
ZYNQ PL PS 配置
原创 2018-11-23 09:13:04 · 861 阅读 · 0 评论 -
FPGA实现0.96 oled驱动
module OledDriver ( input [27:0]data,input clk_in, //clk_in = 25mhzinput rst_n_in, //rst_n_in, active lowoutput reg run_flag,output reg oled_rst_n_out, //nokia5110 reset, active lowoutput r...原创 2018-10-28 20:20:22 · 4696 阅读 · 28 评论 -
FPGA 实现按键消抖
module debounce(clk,rst_n,key_n,key_pulse,key_state); input clk; //system clockinput rst_n; //system resetinput key_n; //button inputoutput key_pulse; //Debounce pulse out...原创 2018-10-28 20:16:03 · 797 阅读 · 0 评论 -
FPGA SPI 从模式
module spi_recevier(input clk,input rst,input spi_cs,input spi_sck,input spi_mosi,output reg[7:0]rxd_data,output reg rxd_flag );reg spi_cs_r0;reg spi_cs_r1;reg spi_sck_r0;reg spi_sck_r1;...原创 2018-10-28 20:14:45 · 3016 阅读 · 7 评论 -
FPGA 基于边沿检测实现旋转编码器底层驱动
module pmodenc( clk, rst_n, A, B, BTN, //LED, rotary_event, rotary_right_pos, rotary_left_pos, //BTN_State //BTN_Debounce BTN_neg); input clk,rst_n; input A,B; input BTN; //outpu...原创 2018-10-28 20:13:17 · 1583 阅读 · 1 评论 -
FPGA 实现边沿检测
reg [1:0] signal_r; //----------------------------- // always @(posedge clk or negedge rst_n)begin if(rst_n == 1'b0)begin signal_r <= 2'b00; end else begin ...原创 2018-10-28 20:11:34 · 1342 阅读 · 0 评论 -
数电基础
https://mp.weixin.qq.com/s/VcudK9tyyHShMeEVkZ_5eg转载 2018-10-28 20:06:44 · 225 阅读 · 0 评论 -
FPGA 二进制转bcd码
//这是一个使用Verilog HDL编写的带使能端的8-bit二进制转BCD码程序,具有占用资源少、移植性好、扩展方便的特点。 module bcd(rst_n,binary,bcd); //rst_n为使能端,binary为待转换的二进制数,bcd为转换后的BCD码 parameter B_SIZE=12; //B_SIZE为二进制数所占的位数,可根据需要进行扩展...原创 2018-10-28 19:15:47 · 3469 阅读 · 5 评论 -
FPGA 信号发生器
1锯齿波module juchi(input clk,input rst_n,input [11:0]adr,output reg [9:0]q);always@(posedge clk or negedge rst_n) if(!rst_n) q<=0; else q<=adr[11:2]; endmodule 2.三角波mod...原创 2018-10-28 19:13:45 · 7235 阅读 · 0 评论