xuxiulive的博客

可以翻翻看一些公司感兴趣的岗位的招聘需求 补一补 有目标的学习

reg []cnt;
assign out=regA[cnt]+regB[7560-1-cnt];

可以先说说 你的输入输出 是怎么定义的吗

我想回答一下第三点，非阻塞赋值，在时钟触发边沿的时候，always语句内的所有信号同时赋值，赋值生效是在时钟触发边沿

能看懂verilog吗，刚好前段时间回答别人的问题 ，写了个24进制的计数器，计数结果用来驱动LED（1电平点亮LED），举一反三吧，代码写完就丢着语法都没查，思路大概这样子没问题的。
功能扩展的问题，你想做啥就做啥呗，比如，用计数结果驱动数码管？

学习verilog hdl描述语言，就可以实现

这就是接地脚嘛
问题不大 铜皮已经连接在一起了的 直接用 不需要额外焊接东西
你实在不放心，飞条线就完事了

给的信息太少，猜不出来，看起来像电源管理芯片

应该不是很难的，写个计数器不就完事了吗，重要的是要弄清楚，计数结果，拿去做什么

代码出错了，去查一查，verilog代码语法是否正常，testbench语法是否正常，以及do文件是否正确

(1001)2 平方？

没有你这个版本的软件，试试assignments--setting，这个页面有没有。仿真基本都是用modelsim，很少有人用自带仿真器

我用modelsim仿真的，就是“00000001”。所以跟仿真器有关，尽量不要这么用，老老实实该怎么赋值怎么赋值。

就给几个顶层例化，看得出啥东西喔

代码有语法错误

这个代码风格不太好，建议楼主多看看好代码

modelsim run了多久？ 可以试试输入脚本 run -all

assign s_BandC =B&C ;
assign s_BorC =B|C;
assign s_AandD =A&D ;
assign s_AorD =A|D;
assign s_AandB =A&B;

assign L1 =s_BorC & s_AorD & B;
assign L3 =C & (s_AandD | B) | s_AandB ;

L2没看懂你的逻辑，类似吧，这样写应该没有问题

代码要给全的，头、尾、信号命名都要有