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FPGA篇(十二)仿真中 `timesclae的用法
`timescale 1ns/1ps// 小实验: `timescale 1ns / 1ps 前面是刻度(小数点之前),后面是精度(小数点之后);// 一旦超过了精度,就会四舍五入(modelSim仿真)仿真代码如下所示 reg test1; reg test2; reg test3; reg test4; initial begin test1 = 0; #10; test1 = 1; end initial begin test原创 2022-02-14 10:59:38 · 1487 阅读 · 1 评论 -
Xilinx的ISE14.7和PlanAhead与win10系统的兼容性问题解决方案
今天在新电脑的win10系统上安装ISE14.7时,遇到安装后无法打开的情况,解决方案主要参考以下:http://www.eevblog.com/forum/microcontrollers/guide-getting-xilinx-ise-to-work-with-windows-8-64-bit/其中ise14.7兼容性问题解决方案PlanAhead兼容性问题解决方案:PlanAhead替代文件rdiArgs.bat的下载链接如下:http://www.eevblog..转载 2021-07-19 15:17:00 · 717 阅读 · 0 评论 -
FPGA篇(十一)modelsim命令行仿真提示“vsim 不是内部或外部命令,也不是可运行的程序或批处理文件”的解决办法 (转)
安装完modelsim后,用过命令行模式仿真,如“vsim -c -do run.do”,开始时是可以的。后来偶然再用该仿真方式,发现命令行提示“vsim 不是内部或外部命令,也不是可运行的程序或批处理文件”。在网上搜索了一下,是由于环境变量PATH的值(即modelsim的安装路径:C:\modeltech_10.2c\win64)不见了。将环境变量PATH的值添加一个C:\modelt...转载 2020-01-13 16:37:05 · 2238 阅读 · 0 评论 -
FPGA篇(十)ModelSim打开报错 Unable to checkout a viewer license necessary for use of the ModelSim ...
今天日常打开ModelSim准备仿真,突然报如下错误:Unable to checkout a viewer license necessary for use of the ModelSim graphical user interface.Vsim is closing.大概意思是license有问题,重新生成lincense... ...原创 2019-10-16 08:44:00 · 37830 阅读 · 11 评论 -
FPGA篇(九)关于ASCII码
ASCII(American Standard Code for Information Interchange:美国信息交换标准代码)是基于拉丁字母的一套电脑编码系统,主要用于显示现代英语和其他西欧语言。它是现今最通用的信息交ASCII 码使用指定的7 位或8 位二进制数组合来表示128 或256 种可能的字符。标准ASCII 码也叫基础ASCII码,使用7 位二进制数(剩下的1位二进制...原创 2019-05-27 09:35:40 · 4633 阅读 · 0 评论 -
FPGA篇(八)FPGA学习经典网站推荐 (转)
1 FPGA官网毫无疑问,FPGA的两大主力厂商的主页不容错过,所有资料都原滋原味,http://www.altera.com.cn/http://www.xilinx.com/,这个也可以由中文的,http://china.xilinx.com/比如,altera的Recommended HDL Coding Styles可在官网下http://www.altera.com.cn...转载 2019-01-25 10:26:34 · 2805 阅读 · 0 评论 -
FPGA篇(六)关于Modelsim仿真时不能编译`include文件解决办法【Verilog】【Modelsim】(转)
问题描述: 只要用到include,编译就出错,抱怨Cannot open `include file "params.v",但是在使用params.v文件中定义的参数时,已经在调用文件中使用了“`include params.v”命令,如果在其他文件夹中进行编译,仿真器就会报出“cannot open。。。”或者找不到params.v中定义相应的参数。解决办法: 将所...转载 2018-06-30 17:18:03 · 6156 阅读 · 0 评论 -
FPGA篇(五)Capture导出FPGA引脚分配和端口定义
本帖介绍一个用Candence中Capture导出FPGA的ucf方法(亲测好用)分为以下三步: 1. 打开文件,点开文件目录: 2. 菜单栏中Tools-->Export FPGA3. 选择器件商和原理图对应的编号,选择好输出路径(Output Directory),点击OK,完成… 结果展...转载 2018-06-08 17:07:36 · 7076 阅读 · 0 评论 -
FPGA篇(一) 基于verilog的定点开方运算(1)-逐次逼近算法
目录1.逐次逼近算法描述2.Verilog实现3.Testbench编写1.逐次逼近算法描述逐次逼近算法流程如图 1所示,首先数据输入data[7:0],接着设置实验值D_z[3:0]和确定值D_q[3:0],然后按照从高往低的顺序,依次将每一位置1(如D_z[3]置1),再将实验值平方后与输入数据比较,若实验值的平方大于输入值(D_z^2 > data...原创 2018-03-25 18:38:58 · 18713 阅读 · 9 评论 -
FPGA篇(二) Verilog语言中产生随机数的方法(转)
“$random函数调用时返回一个32位的随机数,它是一个带符号的整形数...”,并给出了一个例子:_____________________________________________________EX-1: reg[23:0] rand; rand=$random%60; //产生一个在 -59—59范围的随机数—————————————————————————又...转载 2018-03-25 18:53:54 · 22180 阅读 · 2 评论 -
FPGA篇(三)基于FPGA的几种排序算法
目录1冒泡法和比较排序法1.1算法原理1.2仿真结果1.3算法优缺点2并行全比较排序法2.1算法原理及Verilog实现2.2仿真结果2.3算法优缺点3串行全比较排序法3.1算法原理及Verilog实现3.2...原创 2018-04-01 19:26:04 · 33094 阅读 · 13 评论