yang_swust-CSDN博客

原创鸿蒙Hi3861通过HTTP升级固件

终于实现远程升级了，简单总结一下：通过远程HTTP下载文件，使用LWIP的原生库的情况在，创建pcb = tcp_new()，并在tcp_recv(pcb, HttpRecv)回调函数中进行接收的处理。升级典型场景的开发流程：步骤1 启动HTTP传输如果是第一次接收，需要去除包头再调用hi_upg_transmit，分包传输升级文件。（重要）步骤2 调用hi_upg_transmit，分包传输升级文件剩余的内容。步骤3 调用hi_upg_transmit_finish，通知UPG模块传..

2021-01-29 15:07:39 1646 10

转载 verilogHDL精粹

针对C语言编程者的Verilog开发指南实例本文举例说明了如何用软件实现脉宽调制(PWM)，如何将该设计转换成一个可以在FPGA中运行的逻辑块，并能利用存储器映射I/O接口通过软件完成对该逻辑块的控制。通过理解本文讨论的概念和内容，没有太多硬件知识的软件开发人员也能掌握在FPGA上开发硬件的技能。在不远的将来，嵌入式系统设计师将能

2009-09-28 10:44:00 455

转载状态机的两种写法

有限状态机FSM思想广泛应用于硬件控制电路设计，也是软件上常用的一种处理方法(软件上称为FMM--有限消息机)。它把复杂的控制逻辑分解成有限个稳定状态，在每个状态上判断事件，变连续处理为离散数字处理，符合计算机的工作特点。同时，因为有限状态机具有有限个状态，所以可以在实际的工程上实现。但这并不意味着其只能进行有限次的处理，相反，有限状态机是闭环系统，有限无穷，可以用有限的状态，处理无穷的事务。

2009-09-28 10:43:00 450

原创 QuartusII警告信息解析

1.Found clock-sensitive change during activeclockedge at time on register ""原因：vector sourcefile中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。措施：编辑vector source file2.VerilogH

2009-09-28 10:42:00 695

转载 NIOS II 开发常见问题

1. 怎样在TCL脚本分配管脚 source .tcl 有点问题：# source stratix_pin_assign.tclcouldnt read file "stratix_pin_assign.tcl": no such file or directory 答： From the Tools menu select Tcl s cripts, and then from the

2009-09-28 10:40:00 1012

原创 ESAYARM1138定时、中断、ADC(温度传感器)的综合应用

最近在学ESAYARM1138，感觉比单片机要好用。做了个综合的小设计，在数码管上显示时间（由于找到的数码管是四位的，只能显示分和秒），用的是内部的16为定时器。在设计中开了个外部中断，用来切换时间的显示和温度的显示。温度传感器用的是lm1138内部的温度传感器，温度算法：10位的ADC模块集成有一个温度传感器，可以用来获取芯片的当前温度。在温度传感器特性图里，给出了

2009-08-24 20:49:00 945

原创用ATmega8的TWI(I2C)对一片24C02的读写

I2C总线是由数据线SDA和时钟SCL构成的串行总线，可发送和接收数据。在CPU与被控IC之间、IC与IC之间进行双向传送，最高传送速率100kbps。各种被控制电路均并联在这条总线上，但就像电话机一样只有拨通各自的号码才能工作，所以每个电路和模块都有唯一的地址，在信息的传输过程中，I2C总线上并接的每一模块电路既是主控器（或被控器），又是发送器（或接收器），这取决于它所要完成的功能。CPU发出的

2009-02-26 16:51:00 2292 1