Cadance约束设置分析4

        此次以全志A31为例继续进行拓扑约束分析，以达到深入理解和灵活运用的目的。

        A31具有双通道64bit带宽的处理器，此与以前在设置分析1和2节中的32bit带宽存在一些区别。A31可以进行1拖4和1拖8片DDR3进行数据存储，本文会以1拖4片DDR3进行说明，对其具体的约束特点进行说明，并在详细分析的基础上对其优缺点进行说明。

下图为A31和四片16bit的DDR3器件布局，如下：

CPU和DDR3中ADDR和CLK的拓扑结构(数据线pin to pin不分析)如下图所示：

这样每个通道地址线和时钟线将是1拖2,其实该电路的设计就是将两个32BIT的1拖2合并起来。

以前面3节的总结进行分析，DDR存储器件的约束由以下几部分构成：

1.差分对设置，此包括CLK差分对和DQS查分对约束；

2.地址线/控制线与时钟线相对延时设置；

3.数据线与时钟线相对延时设置；

4.数据线和数据采样差分对相对延时设置；

5.单根时钟线所有分叉线相对延时设置；

6.单根地址线和控制线所有分叉线相对延时设置。

差分对设置

此时

所有差分对设置差分对约束之后，使用此约束对时钟和DQS进行差分约束。100欧姆差分阻抗，长度匹配为正负10mil。

地址线/控制线与时钟线

以时钟线为基准进行延时约束，注意pin pairs设置为all driver/receivers较好。

数据线与时钟线

在进行约束时最好以时钟线为目标，并且将所有DQS设置为Pin Pairs对象后再进行约束后会更好。

数据线和数据采样

以DQS为基准进行延时约束。

单根时钟线所有分叉

每根时钟线1分为2，此约束确保单根时钟线的所有分叉线等长，此时使用拓扑结构约束法效果更好。

单根地址线和控制线所有分叉

此设计中是对每根地址线进行分叉约束，这样非常便于理解，但是进行约束起来工作量非常大。在此时拓扑约束的优点便体现无疑了。