FPGA
文章平均质量分 82
荷兰风车
这个作者很懒,什么都没留下…
展开
-
verilog语言中wire型变量和reg 型变量的区别
wire与reg类型的区别:wire型数据常用来表示以assign关键字指定的组合逻辑信号。模块的输入输出端口类型都默认为wire型。默认初始值是z。reg型表示的寄存器类型。always模块内被赋值的信号,必须定义为reg型,代表触发器。默认初始值是x。reg 类型不一定是寄存器变量,例如组合逻辑中reg类型变量。reg相当于存储单元,wire相当于物理连线。Verilog 中变量的物理数据分为线型和寄存器型。这两种类型的变量在定义时要设置位宽,缺省为1位。变量的每一位可以是0,1转载 2021-11-08 22:52:09 · 4829 阅读 · 0 评论 -
xilinx ise 下载地址
10.1ied2k://|file|Xilinx_ISE_DS_v10.1.iso|6345773056|5211e011944e70e0e682b3f90a613695|9.1ihttp://download.xilinx.com/direct/webpack/91/WebPACK_SFD_91i.zip8.2i http://direct.xilinx.com/原创 2010-02-01 02:40:00 · 24758 阅读 · 5 评论