FPGA
弦音2018
这个作者很懒,什么都没留下…
展开
-
从零开始学FPGA -- Verilog模块调用、阻塞与非阻塞赋值、状态机
Verilog两种注释方式:单行注释:以 // 开头多行注释:以 /* 开始,以 */ 结束一、Verilog调用模块Verilog的基本设计单元是“模块”。一个模块是由两部分组成的,一部分描述接口,另一部分描述逻辑功能。每个Verilog程序包括4个主要的部分:端口定义、IO说明、内部信号声明、功能定义。例如下面的代码:module yuanlaishini(a,b,c,d); i...原创 2019-03-29 22:05:03 · 5354 阅读 · 0 评论 -
从零开始学FPGA--Verilog基础语法
一、Verilog简介Verilog HDL(Hardware Description Language)是在用途最广泛的C语言的基础上发展起来的一种硬件描述语言,具有灵活性高、易学易用等特点。Verilog容易掌握,只要有C语言的编程基础,通过比较短的时间,经过一些实际的操作,可以在1个月左右掌握这种语言。Verilog和C的区别Verilog是硬件描述语言,在编译下载到FPGA之后,会生...原创 2019-03-28 13:56:14 · 2410 阅读 · 0 评论