FPGA
yingxuexuan
富有创造力,拼搏的激情,永不言败,强有力的执行力。
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verilog设计经验点滴
<br />verilog设计经验点滴 收藏 <br />组合逻辑 <br />1,敏感变量的描述完备性<br />Verilog 中,用always块设计组合逻辑电路时,在赋值表达式右端参与赋值的所有信号都必须在always @(敏感电平列表)中列出,always中if语句的判断表达式必须在敏感电平列表中列出。如果在赋值表达式右端引用了敏感电平列表中没有列出的信号,在综合时将会为没有列出的信号隐含地产生一个透明锁存器。这是因为该信号的变化不会立刻引起所赋值的变化,而必须等到敏感电平列表中的某一个信号变化时转载 2010-10-20 13:39:00 · 734 阅读 · 0 评论 -
FPGA进军计划
作者:yingxuexuan,转自:http://blog.csdn.net/yezhubenyue/article/details/6121443部分 1.语言:Verilog HDL 2.学Altera 的cycloneII系列的EP2C5 3.应用 FP原创 2011-10-08 13:27:08 · 380 阅读 · 0 评论