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FPGA
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梦想实现
人一定要有梦想,万一实现了呢。
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FGPA-01-TCP-Client实现
主要使用LWIP实现TCP的数据传输,和主机建立通讯。主要参考https://bestfpga.blog.csdn.net/article/details/88775286SDK程序设计按照前文方法,新建工程后启用lwIP 1.4.1库,其余配置都保持默认即可(使用RAW API)。使用lwIP需要启动中断系统,sys_intr.h和sys_intr.c文件代码与UDP实例中的相同。整个代码可以借用lwip TCP Perf Client作为模板创建此外lwIP要求每250ms调.转载 2021-07-16 17:41:36 · 374 阅读 · 0 评论 -
Vivado SDK没有代码自动补全功能么?
ctl+space 以及preference都设置了;还是不行Eclipse的IDE,不应该没有代码补全功能,到底哪里没开? 谢了原创 2020-07-26 17:26:01 · 3041 阅读 · 1 评论 -
Vivado2019.1安装过程卡在Optimize Diskspace Usage’ stage不动的解决办法
加粗样式@TOC欢迎使用Markdown编辑器你好! 这是你第一次使用 Markdown编辑器 所展示的欢迎页。如果你想学习如何使用Markdown编辑器, 可以仔细阅读这篇文章,了解一下Markdown的基本语法知识。新的改变我们对Markdown编辑器进行了一些功能拓展与语法支持,除了标准的Markdown编辑器功能,我们增加了如下几点新功能,帮助你用它写博客:全新的界面设计 ,将会带来全新的写作体验;在创作中心设置你喜爱的代码高亮样式,Markdown 将代码片显示选择的高亮样式 进行展原创 2020-07-26 11:33:27 · 6050 阅读 · 0 评论 -
ZYNQ PL和PS通过BRAM交互共享数据 运行错误分析
https://blog.csdn.net/RZJMPB/article/details/50365915之后 对应的串口没反应。原创 2019-10-25 17:39:51 · 480 阅读 · 0 评论 -
Verilog中assign的使用
assign相当于连线,一般是将一个变量的值不间断地赋值给另一个变量,就像把这两个变量连在一起,所以习惯性的当做连线用,比如把一个模块的输出给另一个模块当输入。 assign的功能属于组合逻辑的范畴,应用范围可概括为以下三点: (1)持续赋值; (2)连线; (3)对wire型变量赋值,wire是线网,相当于实际的连接线,如果要用assign直接连接,就用wir...转载 2018-06-13 21:31:45 · 13255 阅读 · 0 评论 -
(转)ISE ChipScope使用
https://blog.csdn.net/phenixyf/article/details/390544271. 先在综合中设置保持层次,以便在chipsope中保持原电路代码结构 右键Synthesize->Process Properties.. 2. 添加CDC文件,给ChipScope使用2.1 建立.cdc文件 添加完...转载 2018-10-03 10:58:18 · 474 阅读 · 0 评论 -
(转)xilinx FIFO的使用及各信号的讨论
FIFO的使用非常广泛,一般用于不同时钟域之间的数据传输,比如FIFO的一端是AD数据采集,另一端是计算机的PCI总线,假设其AD采集的速率为16位100K SPS,那么每秒的数据量为100K×16bit=1.6Mbps,而PCI总线的速度为33MHz,总线宽度32bit,其最大传输速率为33*32=1056Mbps,在两个不同的时钟域间就可以采用FIFO来作为数据缓冲。另外对于不同宽度的数据接口...转载 2018-10-03 18:06:20 · 1138 阅读 · 1 评论