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RSS订阅原创 基于Verilog设计序列检测器，状态机的深入研究--三段式状态机的输出门道
基于Verilog设计序列检测器，状态机的深入研究--三段式状态机的输出门道序列检测器的功能回顾序列检测器设计代码如下：三段式状态机的输入写法：有以下5类：输出结果比较如下图：感想：序列检测器的功能回顾当出入一连串序列时，通过序列检测器可以检测到“010”的序列。当检测到第二个零时，下一个时钟沿会输出标记。而且，出现“01010”表示检测到两次目标序列。序列检测器设计代码如下：//------------------------------------------------------------
2020-09-13 23:49:31
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原创 gvim的简单介绍和常用配置
文章目录为什么要配置gvim?什么是gvim?配置后gvim什么样子？配置后初始界面如下：配置后代码界面如下：配置前gvim是什么样子？配置前初始界面如下：配置前代码界面如下：为什么要设置自己的gvim?如何配置gvim?在什么地方配置配置前的文件内容（代码）如下：配置后的文件内容（代码）如下：总结感想为什么要配置gvim?什么是gvim?我也不说什么具体概念了。最直观来说gvim就是一个文档编辑器，只要你的工作和文档有关，无论你是日常办公还是苦逼的程序员，gvim是你的一个不错的选择。注：强烈推荐
2020-09-12 00:15:07
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原创 AXI4学习（1）—AXI简介和AXI架构是什么？
目录AXI是什么？AXI学习：有关建议：优点和特点：AXI架构（AXI Architecture）：读操作架构：写操作架构：架构小结：小结：AXI是什么？AMBA(Advanced Microcontroller Bus Architecture)协议是由 ARM 公司制定的用于片上系统内部的功能模块之间互联和管理的规范。2003 年 ARM 推出了第三个版本 AMBA3，其中包括高级可扩展接口（Advanced e Xtensible Interface, AXI）。2009 年，Xilinx 与
2020-09-02 00:19:10
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原创 在modelsim中如何将乱码的中文注释改为正常的中文注释（小技巧）
在modelsim中如何将乱码的中文注释改为正常的中文注释（图文结合）方法如下图所示：1：在Tools中找到Edit Preferences点击；2：接着打开如图所示的界面，在Encoding中改变原来的参数为“gb2312”,如图所示。改好之后的界面：很明显，这样总比那些乱码好多了。你说是吧！！！...
2020-08-24 23:52:40
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原创 Verilog验证平台的通用结构和验证代码编写的基本结构，还有注意事项（持续更新）
Verilog验证平台的通用结构和验证代码编写的基本结构，还有注意事项（持续更新）Verilog通用验证结构：1、Testbench：顶层测试模块，验证中必须有的存在，特别简单的模块测试可以只用这个模块。2、DUT：RTL设计代码；也就是被测试的对象3、BFM：接口驱动，具有交互的功能。4、Monitor：显示重点信号，监视器的功能。5、Compare:比较模型。6、Testcase：验证激励基于总线功能模型实现对设计代码的特定交互驱动。文件结构：如下图：这个参考文件模型仅仅是参考，具
2020-08-21 23:07:26
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原创 Verilog HDL 验证代码的基本要点；验证方法分类
Verilog HDL 验证代码的基本格式、编写风格和注意事项（持续更新中）验证平台的基本组成：验证平台（testbench）最直接的理解就是用于验证一个module是否可以正常的工作。验证平台里面包含许多文件，比如：简单介绍每个文件是什么功能（持续补充）：1、bfm ：如果测试需要加一些激励（需要特殊生成）。2、filelist: 就是文件列表。3、rtl ：设计代码。4、run：编写自动仿真脚本。5、testbench： 编写测试平台（整个模块的测试）。6、testcase：用于测
2020-08-21 21:13:30
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原创 基于Verilog语言分模块设计32位可逆计数器及模块设计中的一些错误！！！
1、实现32位可逆计数器的设计和测试；2、自己在写代码的时候，遇到的一些愚蠢的错误。（真的是愚蠢）
2020-08-20 23:41:52
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原创 使用Verilog实现32位可逆计数器设计
使用Verilog实现32位可逆计数器设计可逆计数器：可逆计数器就是在一个模块可以实现加法计数和减法计数。本质上还是一种计数器。设计代码：module counter_2 ( input clk, input rst, input en, input [31:0] data1, input [31:0] data2, output reg [31:0] q, output reg [31:0] x);always @ (posedge clk or negedge rst or ne
2020-08-19 22:55:42
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原创 再谈锁存器在Verilog中的故事
再谈锁存器在Verilog中的故事锁存器锁存器(Latch)是一种对脉冲电平敏感的存储单元电路。它们可以在特定输入脉冲电平作用下改变状态。锁存就是把信号暂存以维持某种电平状态锁存器出现的危害：输出信号被锁死，输入信号的变化不起作用；同时使静态时域分析非常复杂。我们在数字集成电路的设计中要尽可能地避免出现锁存器。出现锁存器的情况：1、敏感列表不完整对于组合电路，在@引导的敏感列表必须包含完整的敏感列表。对于时序电路，@的敏感事件如果不全会变成异步电路，不过异步电路的设计很多综合器不支持（在公司
2020-08-18 23:17:34
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原创 Verilog HDL语言设计框架及代码风格！
Verilog HDL语言设计框架及代码风格！模块（module）module是Verilog代码编写的主体。那么，这个主体有什么内容就值得一个新手关注。一个模块（module）中有很多内容。下面介绍一个完整的module参考模型（这个模型仅供参考）。注：使用这个模块基本没有问题，放心使用！完整module参考模型：`define AAAA aaaa //宏定义`include"abc.v" //文件包含`timescale 1ns/1ns //时间刻度定义//--
2020-08-18 22:41:02
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原创 使用Verilog语言描述计数器——脉动计数器；脉动计数器具有减法计数功能。采用模块设计和行为级设计方法。
使用Verilog语言描述计数器——脉动计数器。内容说明：本次设计的计数器属于脉动计数器。使用Verilog语言设计，并且设计方法采用模块设计和简单的行为级设计。会有这两种设计的对比测试。最后，会有对这次设计计数器过程中的一些小心得。计数器什么是计数器？计数是一种最简单基本的运算。计数器就是实现这种运算的逻辑电路。计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能。（百度）自己对计数器的理解。计数器就是一个简简单单具有计数功能的模块（module）。不
2020-08-13 19:51:24
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原创 使用Verilog语言描述触发器和锁存器；触发器和锁存器的区别。
使用Verilog语言描述触发器和锁存器；触发器和锁存器的区别。什么是触发器和锁存器？触发器：一种具有触发功能的存储单元。锁存器：一种由电平控制的存储单元。无论是触发器还是锁存器都具有存储功能，关键是在时钟的变化下和输入信号的作用下，输出信号会有什么表现？锁存器的Verilog描述。锁存器在有效电平时间内输出信号可以随着输入信号变化而变化，在其他时间内维持不变。在时序电路中要避免锁存器的出现，因为锁存器的出现无法过滤输入信号的变化，这种变化会对之后电路产生难以估计的后果。不过，如果需要锁存器
2020-08-09 17:57:49
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原创 用Verilog语言描述32位全加器。使用数据级先描述4位全加器，之后通过模块的实例化实现32位全加器！
在Verilog语言中，使用数据流级描述32位全加器。设计思路首先，使用数据流级描述4位全加器，把本次设计的代码与之前设计的4位全加器的门级描述进行对比。观察结果！之后，通过实例化4位全加器的数据流级描述，最终实现32位全加器。数据流级语言的简单介绍定义：数据流级是根据数据在寄存器之间的流动和处理过程对电路进行描述。（标准的定义）我对概念的理解：首先比数据流级低一个级别的描述方法是门级建模，这种方式虽然可以明确知道电路的组成，但是对于设计者来说，如果设计一个稍微复杂的电路，将会大大提高工作难度和
2020-08-05 01:03:56
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原创 在Verilog语言中，使用门级建模设计一个由1位全加器组成的4位全加器
4位全加器的门级建模Verilog语言的层级在Verilog硬件描述语言中，我们可以分许多层次对电路进行描述，每一层都有自己的特点。层次分为开关级、门级、数据流级、行为级。我们不能说必须使用哪一种层级来描述某 一个指定的电路，只要在合适的“需求”下，都可以使用。记住！Verilog只是用于描述电路的一种语言，其中最困难的是电路的结构、功能等问题。可以这样说，就好比自己在写一篇作文，Verilog语言只是让你的作文没有一些低级语法错误；自己电路的理解则是获取高分的亮点。目标这次先使用门级建模描述一个
2020-07-30 00:01:56
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原创 IC设计验证之路的开始
本人准备在简书简单记录自己学习IC设计和验证的过程经历，并且在这个过程不断分享自己的学习心得。即将会上传的内容主要以Verilog和数电的内容为主。 这只是一个简单的学习交流场所。目前上传内容比较适合在读大学生（主要是电子、微电子、集成电路等相关专业）和即将从事IC设计和验证的工作人员。 数电的内容许多是自己理解出来的东西，里面许多例子会以Verilog仿真的形式出现，从数电的原理到最后的仿真结果会进行分析和解释。Verilog中的内容包含众多，有关设计和验证都会包含。注：Veri...
2020-07-27 21:26:52
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amba_axi_protocol.pdf
2020-08-29
基于Verilog语言，使用数据流级完成4位全加器设计。
2020-08-05
空空如也
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