nuonuo的技术博客

原创 16位先行进位加法器--原理篇

前话      这个加法器写的是一波三折啊，昨天晚上花了两三个小时好不容易写完编译通过了，之后modelsim莫名其妙弹出一个对话框，我没看清就那么不小心一点，结果代码没了，惨痛啊。害的我今天早上又花了一上午的时间重写，结果又遇到了搞不清楚的编译问题。不过在重写的过程中，我还是发现昨天写的一些地方有问题，通过这次重写，我把verilog的语句并行理解的更加深刻了。下面总结一下原理和具体的实现。