FPGA
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静态时序和时序约束
静态时序静态时序中,组成设计的元件分类成组合逻辑和时序逻辑两大类。 在vivado中,设计是否满足性能要求是由静态时序分析(Static Timing Analysis,STA)来校验和验证的,在静态时序分析STA中元件的功能并不重要,重要的是元件的性能。在vivado中,静态时序引擎是基于基本元件,这意味着时序特征是为每个基本元件而作的。设计中延时来自于以下因素:FPGA的构图与设计的实现;原创 2018-03-06 14:20:13 · 1445 阅读 · 0 评论 -
Vivado常用综合选项的设置
-flatten_hierarchyfull:综合时将原始设计打平,只保留顶层层次,执行边界优化 none:综合时完全保留原始设计层次,不执行边界优化 rebuilt:综合时将原始设计打平,执行边界优化,综合后将网表文件按照原始层次显示,故与原始层次相似。当-flatten_hierarchy为none时消耗的寄存器最多,建议其设定为默认值rebuilt。-fsm_extrac...原创 2018-03-19 21:08:47 · 15792 阅读 · 0 评论 -
DVI-to-RGB(Sink)IP User Guide
1 介绍本用户指南介绍了Digilent DVI-to-RGB视频解码器知识产权。 该IP直接连接到Sink器件的DVI 1.0规范中定义的原始转换最小化差分信号(TMDS)时钟和数据通道输入。 它解码视频流并输出24位RGB视频数据以及从TMDS链路恢复的像素时钟和同步信号。2 特性•直接连接到顶级数字视频接口(DVI)端口 •24位视频(带同步信号的时钟并行视频数据)输出...翻译 2018-03-26 19:28:27 · 4891 阅读 · 5 评论