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这个作者很懒,什么都没留下…
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spinal时钟域全分析
SpinalHDL中的Clock domains时钟域学习_北海苑优质男的博客-CSDN博客上面的文章其实是和官方文档有点相似,然后并不能满足日常的需求,下面进行进一步说明。原创 2023-08-09 14:48:15 · 71 阅读 · 0 评论 -
用spinal写《自己动手写cpu》中的代码--pc_reg模块
【代码】用spinal写《自己动手写cpu》中的代码--pc_reg模块。原创 2023-08-08 20:13:33 · 108 阅读 · 0 评论 -
自己动手写cpu读后感第四章
一 流水线结构原创 2023-08-08 11:25:28 · 56 阅读 · 0 评论 -
自己动手写cpu读后感第一到三章
一 计算机的简单模型1.1 组成模型原创 2023-08-08 09:36:50 · 80 阅读 · 0 评论 -
VCS显示仿真资源
VCS# 关于加速仿真的考虑方向_vcs 增量编译_那么菜的博客-CSDN博客。原创 2023-07-24 16:26:17 · 53 阅读 · 0 评论 -
sv中约束相关知识
sv中约束原创 2023-07-11 11:05:26 · 127 阅读 · 0 评论 -
cadence中利用sva进行FPV实战(可直接使用)
在cadence中使用fpv进行formal验证原创 2023-04-01 19:09:24 · 196 阅读 · 0 评论 -
IC验证名词解释
名词解释原创 2023-01-27 09:10:46 · 473 阅读 · 0 评论 -
vim配置systemverilog环境
vim sv原创 2022-11-24 20:48:29 · 929 阅读 · 0 评论 -
8点FFT实现全教程
fft原创 2022-11-22 13:33:08 · 2457 阅读 · 0 评论 -
system verilog 学习(一)
systemverilog原创 2022-11-21 11:11:03 · 510 阅读 · 0 评论 -
在wsl的ubuntu18.04下安装vcs
wsl ubuntu vcs原创 2022-11-11 16:29:01 · 258 阅读 · 0 评论 -
cocotb教程(一)
cocotb教程原创 2022-11-10 20:58:00 · 1825 阅读 · 0 评论 -
DAC8560的用法
有关DAC的使用原创 2022-06-07 16:40:14 · 545 阅读 · 0 评论 -
verilog基础知识
verilog基础知识不断更新原创 2022-06-01 15:12:17 · 93 阅读 · 0 评论 -
利用matlab生成mif文件并在quartus中生成rom,然后利用mif文件初始化rom
1、在matlab中生成mif文件参考matlab生成.mif文件 产生正弦信号数据_橘子FPGA的博客-CSDN博客_matlab生成mif文件clc;clear;depth =256; %存储器的深度widths = 8; %数据宽度为8位N = 0 :255; %把一个周期的正弦信号分为256份s =sin(2*pi *N/256); %计算0 ~2*pi之间的sin值qqq = fopen('sine.mif','wt') %使用fopen函数生成sine.miffpri原创 2022-05-27 14:26:28 · 2546 阅读 · 0 评论 -
verilog中使用for的注意事项
1、使用for的时候要在一个always中进行操作,并且always的触发条件不要是点平,而要是时钟触发。举例:always@(posedge clock or posedge reset)begin:delay integer i; if(reset) begin for(i = 0; i < 128; i = i + 1) begin delay_data_out[i] <= 0; end end else begin delay_data_ou原创 2022-03-28 11:25:04 · 985 阅读 · 0 评论 -
对modelsim中带参数的模块进行仿真
一、模块代码module setting_reg #(parameter my_addr = 0, parameter width = 32, parameter at_reset=32'd0) (input clk, input rst, input strobe, input wire [7:0] addr, input wire [31:0] in, output reg [width-1:0] out, output reg changed);原创 2021-12-07 13:06:22 · 770 阅读 · 0 评论 -
在centos上安装modelsim过程以及问题合集
今天终于打开了这个界面:安装这个软件最大的问题就是选择到正确的版本,之前一直安装modelsim17,但是这个版本的modelsim需要32位的库,无法满足要求,最后发现可以使用20.1版本的modelsim,完美。...原创 2021-11-30 11:12:03 · 1255 阅读 · 0 评论 -
signalTap入门及高级教程
1、在工程中插入signalTap在Quartus界面下,点开Tools菜单,打开SIgnaltap2、设置主时钟3、插入节点以上三步都比较简单,使用signalap最关键的是如何进行采样(也就是说触发条件)一、Power-Up Trigger通常情况下,SignalTapII只能探测当其Run起来以后器件运行情况,其未Run之前的情况就无法探测得到。往往我们有时候非常需要了解系统中上电伊始某些信号的状况(比如有些系统需要上电几秒甚至几毫秒内要完成的某些初始化动作),这是在以往S原创 2022-03-22 14:07:09 · 981 阅读 · 0 评论 -
modelsim仿真中出现parameter declaration missing
问题:解决办法:将 #(N = 32)更改为: #(parameter N=32)原创 2022-03-11 17:25:58 · 448 阅读 · 0 评论 -
从modelsim中直接输出txt文件(不需要写testbench)
有手就行参考自:Modelsim导出数据的两种方法_w0shishabi的博客-CSDN博客_modelsim导出数据核心过程就两部分:1、仿真过后在modelsim中输入下方代码proc write_sim_data {env name radix cycle file} { set fid [open $file w] for {set i 0} {$i <= $::now} {incr i [expr $cycle * 1000]} {原创 2022-03-09 16:40:58 · 1198 阅读 · 0 评论 -
在SignalTap中显示模拟信号
如果数据无法显示模拟波形,可以截取数据的后面几位,来完成对模拟信号的显示原创 2022-02-28 17:11:41 · 605 阅读 · 0 评论 -
altera中viterbi IP核使用
一、卷积码以及viterbi算法简介参考:802.11之BCC( Binary Convolutional Code) - 程序员大本营https://www.pianshen.com/article/48201949524/无线通信中为了增加通信的可靠性而增加的一种信道编码机制。一般用三个参数来设定(n,k,m)。其中n一个时刻输出的比特数,k是一个时刻输入的比特数,m是记忆的输入的数量。由于k个输入变为了n个输出,所以称为Rate k/n。相当于传输的bits里面只有k/n是有效原创 2022-01-06 15:03:25 · 1737 阅读 · 4 评论