数字电路中的建立时间与保持时间是什么
使用过FPGA的人对这两个词肯定很熟悉,在数字电路中,时钟是整个电路最重要、最特殊的信号,系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造成时序逻辑状态出错;因而明确FPGA设计中决定系统时钟的因素,尽量减小时钟的延时对保证设计的稳定性有非常重要的意义。建立时间与保持时间: 建立时间(Tsu:set up time)是指在时钟沿到来之前数据从不稳定到
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2016-10-20 23:17:34 ·
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