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RSS订阅原创 UG949超快设计方法阅读笔记
使用RTL创建设计：• 规划设计的层级• 识别要在设计中使用和定制的 IP 核• 对于没有合适的 IP 可用的互连逻辑和功能，请创建定制 RTL• 创建时序约束、功耗约束和物理约束• 指定综合与实现阶段所使用的其它约束、属性及其它元件创建设计时，主要的考虑要素包括：• 实现所需的功能• 按期望的频率运行• 按期望的可靠程度运行• 符合硅片资源和功耗预算要求设计层级除考虑功能分区，还应 在顶层附近添加 I/O 组件 在顶层附近插入时钟元件 在逻辑边界处寄存
2021-11-24 08:35:12
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原创 IP核使用注意事项
FIFO IP使用注意事项1、新写入的1个数据，不能在下个时钟立即读出，至少需要等待4个时钟周期。2、fifo读read latency为1，表示读数据有效比读使能晚1个clk。fifo读read latency为2，表示读数据有效比读使能晚1个clk。3、fifo的read count和write count相对于读写使能，是有几个clk延迟的。...
2021-11-04 21:15:22
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空空如也
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