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20240108更新：又是一年毕业季，本文更新/勘误了多次，但是仍有少少错误忘记及时在此修改，因此有疑问欢迎评论区留言。
· 本文原文源自星峰研学电子通信电气考研，并在偏离重点的原文基础上大改特改。原文如下，由自己选择：
· 本文章节顺序参考闫石第五版教材
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第一章 数制和码制
第一、二章都是不怎么可能有机会问的基础 可以看看相对重要的
1.简述常见码字之间的转换 (P5)
2. 数字量和数字信号、数字电路 (P1)
在时间和数量上都是离散的，即幅度的变化的时间上是不连续的。并且，数值大小和每次的增减变化都是某一个最小数量单位的整数倍,而小于这个数量单位的数值没有任何物理意义。这一类的物理量称为数字量，把表示数字量的信号称为数字信号，并把工作在数字信号下的电子电路称为数字电路
3. 模拟量和模拟信号、模拟电路(P1)
物理量的变化在时间上或者数值上是连续的，称为模拟量。表示模拟量的信号称为模拟信号，工作在模拟信号下的电子电路称为模拟电路
补充1-1：什么是采样信号？
对一个信号进行采样，就是用一系列等间隔的的脉冲信号作用在被采样信号上。对连续时间信号在时域内进行采样的结果是频域内频谱的周期延拓，
采样信号是指将连续时间域中的信号按照一定的时间间隔采集成离散时间域中的信号，也可以说是将模拟信号转换为数字信号的过程。在采样过程中，采样信号通常由一系列离散的采样值组成，这些采样值可以表示原始信号在采样时刻的幅值。采样信号的频率和采样间隔是决定采样精度和信号还原质量的重要参数。采样信号广泛应用于数字信号处理、数字通信、音频处理等领域。
4. 原码、反码、补码之间的关系以及补码的运算（整数和负数P9)
符号位: 码字的首位表示符号位。0表正数，1表负数
正数: 原码=反码=补码
负数: 原码符号位保持不变，其余位全部取反得到反码; 反码末尾+1，得到补码; 在计算机或者电路中，无直接减法运算。涉及到减法运算时，需要转为补码运算然后进行相加。进行补码运算时，注意两个加数和的位数问题。
PS：两个同符号数相加时,它们的绝对值之和不可超过有效数字位所能够表示的最大值
5. 格雷码（相对重要）
1) 格雷码是无权码，无大小之分；
2) 格雷码是可靠性编码，相邻码字仅有1位变化；
3) 格雷码是绝对编码方式，具有反射特性和循环特性；
4) 格雷码可以有二进制码最高位不变，其余每位由该位二进制码和上一位异或而成；
6.说出三种可靠性编码的名称
余三循环码、余三码、格雷码、奇偶效验码
* 补充：余三码
余三码是由 8421BCD码加上0011形成的一种无权码，由于它的每个字符编码比相应的8421码多3，故称为余三码。 BCD码的一种。
余三码是一种对9的自补代码，因而可给运算带来方便。其次，在将两个余三码表示的十进制数相加时，能正确产生进位信号，但对“和”必须修正。修正的方法是：如果有进位，则结果加3；如果无进位，则结果减3。(两个余三码相加，一共多6，和为10时刚好16，形成进位)
eg. 1(0011) + 9(1100) = 10(10000) = 0(0011)
* 补充：余三循环码
和格雷码一样，每次只有一个跳变，可以避免尖峰脉冲和竞争冒险
补充：ASCII码
在计算机中，所有的数据在存储和运算时都要使用二进制数表示（因为计算机用高电平和低电平分别表示1和0），例如，像a、b、c、d这样的52个字母（包括大写）以及0、1等数字还有一些常用的符号（例如*、#、@等）在计算机中存储时也要使用二进制数来表示，而具体用哪些二进制数字表示哪个符号，当然每个人都可以约定自己的一套（这就叫编码），而大家如果要想互相通信而不造成混乱，那么大家就必须使用相同的编码规则，于是美国有关的标准化组织就出台了ASCII编码，统一规定了上述常用符号用哪些二进制数来表示。
美国信息交换标准代码是由美国国家标准学会(American National Standard Institute , ANSI )制定的，是一种标准的单字节字符编码方案，用于基于文本的数据。它最初是美国国家标准，供不同计算机在相互通信时用作共同遵守的西文字符编码标准，后来它被国际标准化组织（International Organization for Standardization, ISO）定为国际标准，称为ISO 646标准。适用于所有拉丁文字字母。
补充：独热码（不在课本范围）
独热编码即 One-Hot 编码，又称一位有效编码，其方法是使用N位状态寄存器来对N个状态进行编码，每个状态都由他独立的寄存器位，并且在任意时候，其中只有一位有效。
例如：
自然状态码为：000,001,010,011,100,101
独热编码为：000001,000010,000100,001000,010000,100000
7.左移右移相当于数据运算（课本有相关分析设计题）
若码字按照从高位到地位排列，则“1”左移1位，并在低位补“0”相当于乘2
“1"右移1位，并在高位补“0”相当于除2 (大家自己写一下1、2、4、8的 8421码即可看出)。
PS:一定要明确码字的排列顺序: 在移位的过程中一定说明低位/高位补0才相当于乘2/除2.
8. 模的概念
表示计数器的容量，即能够表达十五的个数。如：4位2进制，其模位2^4；钟表的模位12（建议原文作者要不要看看自己在说什么）
模的概念：把一个计量单位称之为模或模数。例如，时钟是以12进制进行计数循环的，即以12为模。在时钟上，时针加上（正拨）12的整数位或减去（反拨）12的整数位，时针的位置不变。14点钟在舍去模12后，成为（下午）2点钟（14=14-12=2）。从0点出发逆时针拨10格即减去10小时，也可看成从0点出发顺时针拨2格（加上2小时），即2点（0-10=-10=-10+12=2）。因此，在模12的前提下，-10可映射为+2。由此可见，对于一个模数为12的循环系统来说，加2和减10的效果是一样的；因此，在以12为模的系统中，凡是减10的运算都可以用加2来代替，这就把减法问题转化成加法问题了
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原文链接：https://blog.csdn.net/jq_ak47/article/details/45338061
9. 字节、字、位、比特的关系
1位=1比特；1字=2字节；1字节Byte=8位bit ；1字=16位。
1、位 bit = 比特
位是计算机存储的最小单位，简记为b，也称为比特（bit）计算机中用二进制中的0和1来表示数据，一个0或1就代表一位。位数通常指计算机中一次能处理的数据大小；
2、比特
比特（bit）是由英文BIT音译而来，比特同时也是二进制数字中的位，是信息量的度量单位，为信息量的最小单位；
3、字节 Byte
字节，英文Byte，是计算机用于计量存储容量的一种计量单位，通常情况下一字节等于八位，字节同时也在一些计算机编程语言中表示数据类型和语言字符，在现代计算机中，一个字节等于八位；
4、字
字是表示计算机自然数据单位的术语，在某个特定计算机中，字是其用来一次性处理事务的一个固定长度的位（bit）组，在现代计算机中，一个字等于两个字节。
计算机中的存储单位有：bit、B、KB、MB、GB、TB、PB、EB、ZB、YB、BB、NB、DB等。这些单位中最小的单位是——位 bit (比特)(Binary Digits)，一个位存放一位二进制数，即 0 或 1，它是计算机存储中最小的存储单位。
其他的单位相互之间的换算关系入下：
1 Byte（B）= 8 bit；
1 Kilo Byte（KB） = 1024B；
1 Mega Byte（MB） = 1024 KB；
1 Giga Byte （GB）= 1024 MB；
1 Tera Byte（TB）= 1024 GB；
1 Peta Byte（PB） = 1024 TB；
第二章：逻辑代数基础
10. 什么是“与”？
只有决定事物结果的全部条件同时具备时，结果才发生。这种因果关系成为逻辑与，用&或乘表示。实现与运算的叫与门
11. 什么是“或”？
决定事物的结果多条件中只要有任何一个满足，结果就会发生。这种因果关系成为逻辑或，用||或+表示。实现或运算的叫或门
12. 什么是“非”？
只要条件具备了，结果便不会发生；而条件不具备时，结果就会发生。这种因果关系成为逻辑非，也叫逻辑求反。实现非运算的叫非门，又叫反相器（考生应与信号与系统中的相位改变180°的概念联系一起）
13. “异或”和“同或”
异或（xor）是一个数学运算符。它应用于逻辑运算。异或的数学符号为“⊕”，计算机符号为“xor” 。如果a、b两个值不相同，则异或结果为1。如果a、b两个值相同，异或结果为0。
“同或”是一个数学运算符，应用于逻辑运算。 其运算法则为a同或b=ab+a'b'（a'为非a；b'为非b）。同或和异或互为非运算。（数电第五版P23）
14. 异或与半加运算
1) 异或与半加运算：半加器中，不考虑进位Co，A与B即为异或运算（数电第五版P192）
2) 异或与取反
A异或0=A；A异或1=A’,即取反。可用于设计减法电路。如第四章课后习题4.25，
15. 什么是逻辑代数基本定理中的“代入定理”？（相对重要）
在任何一个包含变量A的逻辑等式中，若以另外一个逻辑式代入式中所有A的位置，则等式仍然成立。这就是所谓代入定理。因为变量A仅有0和1两种可能的状态，所以无论将A=0还是A=1代入逻辑等式，等式都一定成立。而任何一个逻辑式的取值也不外0和1两种，所以用它取代式中的A时，等式自然也成立。因此，可以把代入定理看作无须证明的公理。
16. 什么是逻辑代数基本定理中的“反演定理”？（相对重要）
对于任意一个逻辑式Y，若将其中所有的“与”换成“或”，“或”换成“与”，0换成1，1换成0，原变量变成反变量，反变量变成原变量，则得到一个新的逻辑式即为逻辑式Y的非，这个规律称为反演定理。
17. 什么是逻辑代数基本定理中的“对偶定理”？（相对重要）
若两个逻辑表达式相等，则他们的对偶式也相等。对偶式指的是对于任何一个逻辑式Y，若将其中的“·”换成“+”，“+”换成“·”，0换成1，1换成0，则得到一个新的逻辑式，就是Y的对偶式。
补充了解：数电中对偶定理和反演定理的区别 https://www.zhihu.com/question/53344434/answer/2001133337
18. 什么是逻辑函数?(P29)
以逻辑变量作为输入，以运算结果作为输出，那么当输入变量的取值确定之后，输出的取值便随之而定。因此，输入和输出之间是一种函数关系，这种函数关系称为逻辑函数。
19. 逻辑函数有哪些表示方法？（考过填空题）
1) 逻辑真值表
2) 逻辑函数式
3) 逻辑图
4) 波形图
20. 逻辑函数的两种标准形式——最小项
最小项：n个变量的逻辑乘，即与形式，每个变量以原变量或者反变量的形式出现一次。n个变量共有2n个最小项。用m表示，如ABC，表示为m0。
性质（P36）：
1) 对于n个变量来说，若给定这些变量确定的值，那么2n个最小项中仅有一组值为1；
2) 全部最小项之和恒等于1；
3) 任意两个最小项之积等于0；
4) 具有相邻性的两个最小项之和可以合并成一项并消去一对因子。
21. 逻辑函数的两种标准形式——最大项
最大项：n个变量的逻辑和，即或形式，每个变量以原变量或者反变量的形式出现一次。n个变量共有2n个最大项。用M表示，如A+B+C，表示为M0
性质(P37)：
1) 2n个最大项中仅有一组值为0，其余全为1；
2) 全部最大项之积恒等于0；
3) 任意两个最大项之和等于1；
4) 只有一个变量不同的两个最大项的乘积等于各相同变量之和。
22. 最小项和最大项之间的关系
最小项的反是最大项，最大项的反是最小项，二者互为取反的关系。
23. 卡洛图的化简步骤
PS：卡洛图化简结果不唯一
补充：卡诺图的概念（相对重要）
24. 什么是约束项、任意项、无关项（相对重要）
1) 逻辑变量之间的约束关系称为约束项，即把不允许出现的对应组合对应的最小项称为约束项，约束项在不同的情况下用不同的字母来表示，在与或表达式当中用d来表示，在或与表达式当中用D来表示；
2) 逻辑函数中，对应于变量的某些取值，函数的值可以是任意的，也就是说不影响函数值的输入，这些变量的取值对应的最小项称为任意项，任意项在用卡诺图设计电路非常有用，由于该项可以取1，也可以取0；
3) 逻辑函数中，无关项是任意项和约束项的统称，是指在变量的某些取值下，函数的值是任意的，或者这些取值根本不会出现，这些变量取值所对应的最小项。在表达式中“无关项”用“d”表示，在真值表或卡诺图中用“×”号或“Φ”表示。
25. 无关项在化筒逻辑函数中的应用
化简过程中，加入的无关项应与函数式中尽可能多的最小项具有逻辑相邻性。然后在合并的过程中，究竟把无关项当成1还是0，应以得到的相邻最小项矩形组合最大、而矩形组合数量最少为原则。
26. 逻辑函数的化简标准
（1）逻辑函数的代数法化简：有吸收法、配项法、合并法、消去法、 冗余法等。
（2）逻辑函数的卡诺图法化简：
第一、将函数化为最小项之和的形式，然后做函数的卡洛图，确定卡洛图方格矩阵
第二、画卡洛圈（要遵循卡洛圈最少，最大的原则）
第三、写逻辑表达式（相同变量留下，不同变量去掉）
（3）Q-M法化简逻辑函数，也叫列表化简法：本质上是通过相邻最小项消去多余因子，求逻辑函数。（Q-M法一般不用掌握，自行学习）
--------以下章节开始为重点内容--------
* 第三章：门电路
本章节按照课本顺序整理，本章节与原文考点改动较大因为原文太烂了，自己选择查看原文
27. 正逻辑和负逻辑
简而言之，若用1表示高电平，0表示低电平，则为正逻辑；反之，为负逻辑。
* 28. TTL电路和CMOS电路的优缺点 （模电重点LINK：6-5）
TTL是用是用三极管BJT和电阻来实现的逻辑电路。
最大优点就是响应速度快，通常传输延时在5~10ns；另外由于TTL的输入输出信号是电流，因此其接口电路非常简单，不需要过分考虑电平匹配的问题；BJT器件的ESD性能远远好于CMOS
缺点：首先是芯片面积，相比起CMOS工艺，单个器件的尺寸会达到几倍甚至十几倍以上，这就限制了芯片的集成度；其次是功耗，BJT工作是有静态功耗的
CMOS 器件与 TTL 器件相比有如下优点：
电源范围宽，抗干扰能力强，功耗低(最大的优点！)，带载能力强。
缺点：速度低。只是普通的 CMOS 芯片传输速度比 TTL 稍慢些。但是CMOS 芯片已经全面取代 TTL 芯片。
29.利用二极管构建与门和或门，以及他们的缺点
缺点：输出电平偏移，带负载能力不强
30. CMOS门电路是由什么构成的？它的特点是什么？
CMOS门电路由场效应管构成的（P73），它的特点是集成度高，功耗低，因此在大规模集成电路和微处理器中占支配地位。
31. CMOS反相器电压传输特性
对于CMOS电路而言，输出高电平为VDD；输出低电平0；阈值电压1/2 VDD，并在此时，传输电流最大。因此，cmos电路不可长时间工作在此附近，以免烧坏。
* 补充3-1：输入端噪声容限（直流噪声容限）
补充3-2：CMOS传播延迟时间
* 补充3-3：交流噪声容限
补充3-4：其他逻辑的CMOS门电路
基本与非门电路存在问题：输出电阻受到输入状态的影响；输出高低电平受到输入端数目的影响；输入端工作状态不同时对电压传输特性也有一定的影响。
带缓冲级：
* 补充3-5：OD门与线与
OD门，即漏极开路门电路，必须外界上拉电阻和电源才能将开关电平作为高低电平用。
开漏形式的电路有以下几个特点：
利用外部电路的驱动能力，减少IC内部的驱动。 或驱动比芯片电源电压高的负载。可以将多个开漏输出的Pin，连接到一条线上。通过一只上拉电阻，在不增加任何器件的情况下，形成“与逻辑”关系。这也是I2C，One_wire等判断总线占用状态的原理。如果作为图腾输出必须接上拉电阻。
线与的优点：接在一块就实现与门
32. CMOS传输门
如图，CMOS传输门可视为带有“使能端的导线“。并由于T1、T2管的结构形式是对称的，因此CMOS传输门属于双向期间，它的输出端和输入端可以互易使用。
传输门的另一个重要用途是作模拟开关
* 33. 三态门
三态门有三个状态：高电平、低电平、高阻态。三态门有两种结构构成：CMOS和TTL。对于三态门，当EN' 为高电平时，输出为高阻态； 为EN' 低电平时，即为正常的门电路，输出有高低电平两种状态
TTL三态门（TS门）
* 补充3-6：三态门的应用——总线结构
三态门的应用：实现总线结构单向/双向传输
34. CMOS电路的正确使用
输入电路的静电保护：
为防止由静电电压造成的损坏，应注意以下几点。一，在储存和运输cmos器件时，不要轻易使用易产生静电电，高压的化工材料和化纤包装，最好采用金属屏蔽层作为包装材料。二，组装调试时应使电烙铁和其他工具良好接地。操作人员的服装和手套应选用无静电的原料制作。三，不用的输入端不应悬空
输入电路的过流保护：
一输入端接低电阻信号源时，应在输入端与信号源之间串联保护电阻。保证输入保护电路的二极管导通电流不超过一毫安；二，输入端接有大电容时，在输入端与电容之间接入保护电阻；三输入端接长线时，应在门电路的输入端接保护电阻（长线涉及阻抗匹配问题，阻抗匹配模电回顾）
* 补充3-7：CMOS的闩锁效应及其防护
闩锁效应的防护：设置钳位电路，电源增加去耦电路，合理通断电源。设计上，尽可能减小阱电阻Rnwell和衬底电阻Rpsubs大小
* 35. 三极管的四种工作状态
三极管有4种工作状态，分别是截止状态、放大状态、饱和状态、倒置状态。
原文写的什么水龙头童话故事自己去翻，写的什么乐色，童话里都是骗人的
36. TTL门电路是由什么构成的？它的特点是什么？
TTL门电路是由双极性三极管构成的（P109），他的特点是速度快，抗静电能力强，集成度低，功耗大。广泛应用于中，小规模集成电路中。
* 补充3-8：TTL反相器
倒相级：T2集电极和发射级电位相反，使得T4和T5轮流处在一个导通一个截止状态下
D1：输入钳位二极管，抑制输入端可能出现的负极性干扰脉冲，又可以防止输入电压为负时T1发射级电流过大，起到保护作用
D2：确保T5饱和导通时，T4可靠截止
LINK：一文看懂TTL反相器 - 知乎 (zhihu.com)
37. 74系列门电路典型参数（随便看看）
* 补充3-9：TTL传播延迟时间 tplh tphl
* 38. OC门
集电极开路输出门电路为OC门，是由TTL构成。OC、OD门使用时必须讲输出端经上拉电阻接到电源。
* 39. 什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？
线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用OC/OD门来实现，同时在输出端口应加一个上拉电阻。
OC/OD门——线与结构； 三态门——总线结构
可以输出并联的电路：OC、OD、三态。推拉输出级TTL和互补输出级CMOS不可以并联。
40. 你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？（相对重要）
常用逻辑电平：12V，5V，3.3V；
TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。
41. 扇出系数是什么，怎么计算？
扇出系数是指正常工作范围内，一个门电路的输出端能够连接同一系列门电路输入端的最大数目。扇出系数越大，门电路的带负载能力就越强，扇出系数等于高电平输出电流比上高电平输入电流。
42. TTL门悬空时和外接大电阻接地时相当于什么状态？（只能出分析题）
悬空,相当于无穷大的电阻。ttl逻辑门输入端通过小电阻入地，相当于接低电平；通过大电阻入地，相当于接高电平。
Cmos输入端接地，相当于接低电平。
TTL与非门电压钳制：
①VA悬空：VA=1，相当于高电平，TTL与非门有钳制作用会把VB钳制在1.4V
②VA接低电平0.2V，VB被钳制=0.2V
③VA接高电平3.2V，VB被钳制在1.4V
④VA经51Ω接地，VA=0V，VB=0V
⑤VA经10KΩ接地，VB=1.4V
43. 74HC系列的芯片多余引脚如何处理？（了解即可）
不用的输出就悬空。输入要看是否影响逻辑关系，对于TTL集成电路来说，输入悬空如同接“1”，如果是一个独立的单元（如二输入端与门）不用，输入端可以任意处理（接地、接正电源、悬空），如影响电路逻辑关系，就要看具体情况而定（比如三输入端或门当作二输入或门使用时，第三输入端就要与另外两端之一短接或者接地）。
44. 简述TTL与非门和COMS门多余引脚的处理（了解即可）
只需要注意CMOS不可以悬空，TTL悬空=大电阻=1即可
答：对于TTL 与非门，只要电路输入端有低电平输入，输出就为高电平．只有输入端全部为高电平时．输出才为低电平。根据其逻辑功能．当某输入端外接高电平时耐其逻辑功能无影响．根据这一特点应采用以下四种方法
1、将多余输入端接高电平．即通过限流电阻与电源相连接。
2、根据TTL门电路的输入特性可知，当外接电阻为大电阻时．其输入电压为高电平。这样可以把多余的输入端悬空．此时．输入端相当于外接高电平。
3、通过大电阻到地，这也相当于输入端外接高电平。
4、当TTL门电路的工作速度不高．信号源驱动能力较强．多余输入端也可与使用的输入端并联使用。
对于独立门来说，不使用的门不需要处理，对于芯片中的NG引脚，应当接地，尤其是CMOS型的。
45. Bi-CMOS电路的特点
Bi-CMOS是双极性-CMOS电路的简称。这种门电路的特点是逻辑部分采用CMOS结构，输出采用双极性三极管。因此，它兼有CMOS电路的低功耗和双极型电路低输出内阻的优点。
第四章 组合逻辑电路
46. 组合逻辑电路的特点 (P160)
在组合逻辑电路中,任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。
* 47. 组合逻辑电路和时序逻辑电路
从电路结构看，组合逻辑电路不存在反馈，不包含记忆元件。从逻辑功能看，任一时刻的输出仅仅与该时刻的输入有关，与该时刻之前的电路状态无关。时序逻辑电路则相反，包含记忆元件。
48.组合逻辑电路的设计方法 (知道即可)
逻辑功能--真值表--卡诺图--逻辑表达式--逻辑电路
（原文废话真多，当着历史简答题呢）
* 49．常见的组合逻辑电路 (P167~P197)
1)编码器: 输出低电平有效
2)译码器: 输出低电平有效
3)数据选择器:
4)数值比较器
5)加法器:
50．半加器和异或的关系
不考虑符号位，半加器求和运算即为异或运算
51.串行电路和并行电路
串行: 首尾相连，数据等待上一级的处理完成后下一级才可处理，速度较慢，时效性较差
并行: 多路数据可同时处理。速度较快，时效性较好
* 52. 什么是竞争冒险? (P200)
当输入信号发生变化时，由于所经过的路径不同，产生的时延不同，导致其后门电路的输入端发生有先有后的变化,就叫做竞争。由于竞争引起的输出端产生尖峰脉冲则称为冒险。
竞争：多个输入争着想要变化
冒险：使得输出产生“毛刺”（尖峰脉冲），让下一个输入端冒险
Q：什么是竞争与冒险现象？怎样判断？如何消除？
在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。
产生毛刺叫冒险。判断方法：代数法、图形法（是否有相切的卡诺圈）、表格法（真值表）。如果布尔式中有相反的信号则可能产生竞争和冒险现象。冒险分为偏“1”冒险和偏“0”冒险。解决方法：一是添加布尔式的消去项；二是在芯片外部加电容；三是加入选通信号。
53.竟争冒险的种类（了解)
·静态冒险是指输入有变化，而输出不应变化时产生的单个窄脉冲:
·动态冒险则指的是输入变化时，输出也应变化时产生的冒险。动态冒险是由静态冒险引起的，因此存在动态冒险的电路也存在静态冒险。
静态冒险根据产生条件的不同，分为功能冒险和逻辑冒险两大类
功能冒险是由电路的逻辑功能引起的，只要输入信号不是按照循环码的规律变化，组合逻辑就可能产生功能冒险，且不能通过修改设计加以消除，只能通过对输出采用时钟采样来消除。如果只有一个变量产生变化时出现的冒险则是逻辑冒险。
54.检查竟争冒险的方法(P202)
若某个门电路的输出表达式在一定条件下可以化简为Z=A+A'，则存在1型冒险，化简为Z=AA'，则存在0型冒险。
* 55.怎么消除竞争冒险?(P204)
滤波法，脉冲选通法，修改设计法。
滤波法是在门电路的输出端接上一个滤波电容，将尖峰脉冲的幅度削减至门电路的阙值电压以下。
脉冲选通法是在电路中加一个选通脉冲,在确定电路进入稳定状态后，才让电路输出选通，否则封锁电路输出。
修改设计法是通过增加冗余项来消除竞争和冒险。
第五章 触发器
* 56.什么是触发器? (P215)
在各种复杂的数字电路中，不但需要对二值信号进行算法运算和逻辑运算，还需要对这些信号和运算结果保存起来。为此，需要使用具有记忆功能的基本逻辑单元。能够存储1位二值信号的基本单元电路统称为触发器。
57. 触发器的特点 (P215)
1) 具有两个自行保持的稳定状态，用来表示逻辑状态的0和1或二进制数的0和1;
2)在出发信号的操作下，根据不同的输入信号可以置成1或0状态
* 58. 常见的触发器
按逻辑功能分类: SR触发器、JK触发器、T触发器、D触发器
· SR锁存器
- 在SR触发器基础上增加两个反馈回路变为JK触发器，因此分析JK触发器的一次变化问题就是在SR的基础上考虑。主从触发器可以做脉冲计数器，电平触发SR不可以。
· JK
标志：有四级，有反馈回路
jk触发器是对sr触发器的改进，引入反馈回路 ，将sr触发器11时的不定状态改成了翻转。
jk有四个功能，sr只有三个，所以jk可以取代sr，sr不能取代jk。
· D
· T/T'
59.电平触发方式及特点(P221)
1)只有在clk变为有效电平时，触发器才能接受信号，并按照输入信号将触发器的输出置成相应的状态;
2)在clock 信号为一的全部时间内，s和r状态的变化都可能引起输出状态的改变，即存在空翻问题。在clk回到零以后，触发器保存的是那回到零以前瞬间的状态。
根据上述的动作特点，可以想象到，如果在clock等于一期间，s，r的状态多次发生变化，那么触发器输出的状态将发生多次反转，这就降低了触发器的抗干扰能力
60．脉冲触发方式及特点（P229)
1)触发器的翻转分两步动作，第一步在clk有效电平期间，主触发器接收输入端的信号，被置成相应的状态，而从触发器不动；第二步clk 下降沿/上升沿到来时，从触发器按照主触发器的状态翻转
2)因为主触发器本身是一个电平触发sr触发器,所以在clk等于一的全部时间内，输入信号将对主触发器起控制作用。
在使用主从结构触发器时，必须注意，只有在clk有效的全部时间内，输入状态始终未变的条件下，用clk改变沿到达时，输入的状态决定触发器的次态才是对的，否则必须考虑clk有限期间输入状态的全部变化过程，才能确定clk改变沿到达时触发器的状态。即存在一次翻转的问题。
61.边沿触发方式及特点 (P236）
触发器的次态仅取决于时钟信号的上升沿或下降沿到达时输入的逻辑状态。而在这以前或以后，输入状态的变化对触发器输出的状态没有影响。
这一特点有效的提高了触发器的抗干扰能力，因而也提高了电路的工作可靠性
* 62.为什么主从触发器最多只能变化一次
主从触发器就是由两个时钟信号相反的同步触发器相连而成。但是主触发器输出在高电平状态仍然改变，存在一次翻转问题，即clk=1期间主触发器(的输出)只能翻转一次 （原因：Q变化后想要再翻转需要S和R都翻转）
主从JK触发器是主从RS触发器的基础上将Q和Q'引回输入端反馈，因为Q和Q' 端的反馈其中必有一个端在主触发器CP有效期间为0，从而屏蔽了一侧的输入信号
63.基本RS触发器的结构是什么?
基本RS触发器可用两个与非门或者两个或非门通过交叉耦合构成。
* 64.为什么RS触发器有约束条件RS=0?
如果RS同时由0变为1，则或非门的输出端同时趋于变为0。由于变化快慢不同，先变为0的与非门通过反馈，若另一端此时为0，则使另一个与非门保持为1。如果不知道S和R的变化谁先谁后，就无法可靠地预估触发器变为0还是1。这种情况在正常工作的情况下是不能出现的，所以叫做约束条件。
jk触发器是对sr触发器的改进，引入反馈回路 ，将sr触发器11时的不定状态改成了翻转。jk有四个功能，sr只有三个，所以jk可以取代sr，sr不能取代jk。
65.触发器电路结构与触发方式(P241)
凡是采用同步SR结构的触发器，一定是电平触发:凡是采用主从SR结构的触发器，一定是脉冲触发;凡是采用两个电平触发D触发器结构，一定是边沿触发。
第六章 时序逻辑电路
* 66. 时序逻辑电路 (P259)
时序逻辑电路中，任一时刻的输出信号不仅取决于当时的输入信号，而且还取决于电路原本的状态，或者说，与以前的输入有关
* 67. 时序逻辑电路种类
时序逻辑电路可以分为米勒型电路和摩尔型电路。
米勒型电路中，输出不仅取决于电路的状态，还与电路的输入有关；而摩尔型电路中输出仅仅取决于电路的状态，与电路的输入无关。
* 68. 同步时序逻辑电路的分析方法(P262)
1)从给定的逻辑图中写出每个触发器的驱动方程;
2)将得到的这些驱动方程带入相应触发器的特性方程，得出每个触发器的状态方程，从而得到由这些状态方程组成的整个时序电路的次态方程组:
3)根据逻辑图写出电路的输出方程。
补充：
时序逻辑电路的描述方式（输出方程，驱动方程，状态方程）
描述时序电路状态转换的方式（电路方程组，状态转换表，状态转换图，时序图）
电路方程组包括：输入方程（激励方程）、触发器（状态方程）、输出方程
* 补充6-1： 什么是寄存器？锁存器、触发器、寄存器、存储器四者的区别？
存储器与寄存器的区别：存储器需要存储更多的二值信息，结构上因此和寄存器不一样，增加地址译码器。
它们的主要区别在于容量、速度、可读写性和数据的持久性等方面。
寄存器的容量最小，速度最快，但数据在断电后会丢失。
存储器容量比寄存器大，读写速度慢，但数据可以持久保存。
RAM可以读写数据，但数据在断电后会丢失；
ROM只能读取数据，数据可以长期保存。
它们的特性不同，在计算机系统中分别扮演不同的角色。
寄存器通常用于存储CPU内部的临时数据和控制指令。
存储器被用来存储计算机程序和数据，包括操作系统、应用软件和用户数据等。
RAM用于存储需要频繁读写的数据，例如程序运行中的变量和缓存等。
而ROM则被用来存储固化的程序和数据，例如BIOS、固件、启动程序等。
链接：https://www.zhihu.com/question/288534298/answer/2924203651
* 补充6-2：计数器分类
69. 计数器的计数容量
计数器中能计到最大数成为计数器的容量，它等于计数器所有各位全为1时的数值。n位二进制计数器的容量为(2^n)-1
70.什么是同步逻辑和异步逻辑? （相对重要）
同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。
71.什么是同步电路和异步电路? （相对重要）
同步电路: 存储电路中所有触发器的时钟输入端都接同一时钟脉冲源,因而所有触发器的状态变化都与所加的时钟脉冲信号同步:
异步电路: 电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。
Q：IC设计中同步复位与异步复位的区别？
异步复位是不受时钟影响的，在一个芯片系统初始化（或者说上电）的时候需要这么一个全局的信号来对整个芯片进行整体的复位，到一个初始的确定状态。而同步复位需要在时钟沿来临的时候才会对整个系统进行复位。
72. 环形计数器和扭环形计数器 P305~P308
环形计数器: 将移位寄存器首尾相接即可。突出优点是电路结构极为简单，而且在有效循环的每个状态只包含一个1时，可以直接以各个触发器输出端的1状态表示电路的一个状态，不需要再另外加译码电路。它的主要缺点是没有充分利用电路的状态。用n位移位寄存器组成的环形计数器只用了n个状态，而电路共有2^n个状态，则显然是一种浪费。
扭环形计数器：又叫约翰逊计数器。其突出优点是状态利用率提高了一倍，n个计数器共有2n个有效状态．
*补充6-3： 任意进制计数器设计
1. M<N 单片计数器
采用置零法或置数法跳过
2. M>N 多片计数器组合
数字可拆：
连接：并行进位和串行进位
置数：反馈清零、反馈置数
数字不可拆：
连接：一般为并行进位，（串行也可以）
置数：整体清零、整体置数
闫石课本 P298-305 例6.3.4
结论：最好使用反馈置数，不要使用清零(因为异步)。
使用异步清零的最后一个状态为过渡态，不计入计数循环 (习题6.12)
73. 同步时序逻辑电路的设计方法(P314)
总结：逻辑抽象--状态转换表--卡诺图(同时检查自启动)--特征方程组/电路方程组
1)逻辑抽象得出电路的状态转换图或状态转换表
2)状态化简:
3)状态分配:
4)根据状态转换图或状态转换表和选定的状态编码、触发器类型，求出电路的状态方程，驱动方程和输出方程;
5)根据得到的方程式画出逻辑图:
6)检查设计的电路是否启动。如果不能自启动，解决方法如下;
a)在电路开始工作时，通过制支数将电路的状态置为有效循环中的某一种:
b)通过修改逻辑设计加以解决
74.异步时序逻辑的设计方法
异步时序逻辑分析则需要多做一步,根据状态转换图画时序图，再利用那个时序图来给各个触发器选时钟信号。根据状态转换图列出状态转换表,根据所选时钟和状态转换表,列出触发器驱动信号的真值表，再求出驱动方程，检查电路能否自启动。
75.关于时序迎辑电路的自启动设计(P326)
在时序逻辑电路的设计中，将所有状态填充次态卡诺图时，有效循环外的无效状态视为无关项。合并卡诺图时，把所有的无关项当成1合并，保证出现无关项时，能够重新进入到有效循环即可。
* 76.什么是亚稳态
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
Q：如何解决亚稳态？
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。
在亚稳态期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
解决方法主要有：
降低系统时钟；
用反应更快的触发器（FF），锁存器（LATCH）；
引入同步机制，防止亚稳态传播；
改善时钟质量，用边沿变化快速的时钟信号；
使用工艺好、时钟周期裕量大的器件。
77.计数器的其他应用
典型的有分频器，定时器，并/串数据转换电路 (移位寄存器型计数器：环形、扭环形计数器)，序列信号发生器
78.寄存器的其他应用
常见的有延时控制，序列发生和检测，串并转换
79.时序逻辑电路中的竞争-冒险现象(P338)
因为时序逻辑电路包含组合逻辑电路和存储电路两部分,所以它的竞争冒险现象也包含两个方面。
1)组合逻辑部分可能产生竞争冒险现象，即前文所提到:
2)存储电路工作中,当输入信号和时钟信号同时改变且途经不同路径到达同一个触发器，便产生了竞争，竞争的结果有可能导致触发器误动作。这种现象称为存储电路的竞争冒险现象。
* 补充6-4：时序电路的建立时间、保持时间、传播延迟
Q：解释setup和hold time violation，画图说明，并说明解决办法？
Setup/hold time是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。
输入信号应提前时钟上升沿（如上升沿有效）时间T到达芯片，这个T就是建立时间-Setup time。如不满足setup time，这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。
保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time不够，数据同样不能被打入触发器。
建立时间（Setup Time）和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。
保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。
如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。
Q：给了reg的setup、hold时间，求中间组合逻辑的delay范围？
Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。
输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。
保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。时hold time不够，数据同样不能被打入触发器。即delay < period-Setuptime-holdtime
* 第七章 半导体存储器
注：本章全为本人自行总结，版权完全归本博主所有。
* 80. 存储器的分类以及各种缩写
* 81. ROM的结构及原理
结构必背
*82. SRAM的结构及原理
结构必背
83. DRAM的结构及原理
Q：为什么DRAM采用地址复用技术？为什么SRAM不采用地址复用技术？
行列地址复用：假设你的存储器容量是16bit，那么可以将这16个比特组织成一个4*4的矩阵，为了找到某个你想要找的bit，比如第1行第2列的那个bit。你先发送二进制的01，表示要找的数据在第1行；接着发送二进制的10，表示要找的数据在第2列。这样一来你就找到了第1行第2列的那个bit。可以发现只要两根地址线就能寻找16个bit了，但是要发送两次地址（一次行地址，一次列地址）
行列独立：同样的16bit存储器，这16个bit不是组织成一个矩阵，而是一个数组，标号0~15，所以需要四根地址线来寻找，譬如要找第12个bit，你发送地址线信号1100就能找到。可以发现行列独立的地址线数量比行列地址复用要多，但是地址数据只要一次就能传输完成。
DRAM一般使用行列地址复用技术，而SRAM一般使用行列独立技术。
DRAM 普遍采用的是行与列地址分时复用技术进行寻址。在 DRAM 的矩阵存储单元中，地址可以分成行地址和列地址。在寻址时，必须先进行行寻址然后在进行列寻址，这是由 DRAM 的硬件电路所决定的。所以，对行地址线和列地址线进行共用，传送时只需要一半地址，先传送至缓冲区，再传送给译码器即可。既节省了地址线，也不会降低 DRAM 原有的工作速率（因为 DRAM 的行地址和列地址就是要分时传送的）。
如果是 SRAM 采用这种寻址方式的话，则会大大降低其工作速度。Cache多为SRAM，存储单元是线性排列，不像DRAM那样分行列，所以不适用行列地址线复用方式。不过说到底是因为Cache就是为了快才存在的，容量又小，所以SRAM也用得起。
Q：静态随机存储器和动态随机存储器的根本区别是什么？它们各有何优、缺点?各适用于什么场合?
SRAM的特点是工作速度快，只要电源不撤除，写入SRAM的信息就不会消失，不需要刷新电路，同时在读出时不破坏原来存放的信息，一经写入可多次读出，但集成度较低，功耗较大。SRAM一般用来作为计算机中的高速缓冲存储器(Cache)。
DRAM是动态随机存储器(Dynamic Random Access Memory)，它是利用场效应管的栅极对其衬底间的分布电容来保存信息，以存储电荷的多少，即电容端电压的高低来表示“1”和“0”。DRAM每个存储单元所需的场效应管较少，常见的有4管，3管和单管型DRAM。因此它的集成度较高，功耗也较低，但缺点是保存在DRAM中的信息——场效应管栅极分布电容里的信息随着电容器的漏电而会逐渐消失，一般信息保存时间为2ms左右。为了保存DRAM中的信息，必须每隔1～2ms对其刷新一次。因此，采用 DRAM的计算机必须配置动态刷新电路，防止信息丢失。DRAM一般用作计算机中的主存储器。
Q：解释SRAM、SSRAM、SDRAM三个名词？
SRAM：静态随机存取存储器（Static Random-Access Memory，SRAM）是随机存取存储器的一种。
SSRAM：Synchronous Static Random Access Memory 的缩写，即同步静态随机存取存储器。
SDRAM是有一个同步接口的动态随机存取内存（DRAM），SSRAM的所有访问都在时钟的上升/下降沿启动。地址、数据输入和其它控制信号均与时钟信号相关。这一点与异步SRAM不同，异步SRAM的访问独立于时钟，数据输入和输出都由地址的变化控制。
* 84. 存储器的容量扩展有哪几种方式 P374
增加字：地址数目
字拓展：2^n片
增加位：IO位数
位拓展：n片
85. 为什么存储器可以组成逻辑电路？P377
注意：不能实现时序逻辑函数，时序逻辑函数看的是状态转换表
第八章 可编程逻辑器件
86. PAL器件
可编程阵列逻辑。PAL器件由可编程的与逻辑阵列、固定的或逻辑阵列和输出电路三部分组成。通过焊丝编程，在尚未编程之前，与逻辑阵列的所有交叉点上均有焊丝接通，编程时将有用的焊丝保留，无用的丝弄断，得到所需电路。
87. GAL器件
通用阵列逻辑。GAL采用电可擦除的CMOS 工艺制作,可以用电压信号擦除并重新编程。GAL是一种较为理想的高输入阻抗器件，在正常的输入电压范围内。输入端的漏电流不超过10微安。且内部的输入电路还具有滤除嗓声和静电保护功能。除此之外GAL的输出还具备一般三态输出缓冲器的特点。
88. EPLD器件
可擦除的可编程逻辑器件。采用CMOS和UVEPROM 工艺制作.集成度比PAL和GAL器件高很多。其产品多属于高密度PLD。与PAL和GAL相比，EPLD具有以下特点
1)由于采用了CMOS工艺,所以具有低功耗、高噪声容限的优点:
2)由于采用了UVEPROM 工艺，所以可靠性高、可以改写、集成度高、造价便宜
3)输出部分采用了类似GAL器件的可编程的输出逻辑宏单元，具有更大的灵活性
89. CPLD器件
复杂的可编程逻辑器件。将若干个类似于GAL的功能模块和实现互连的开关矩阵集中于同一芯片上.就形成了CHLD.CPLD多采用EECMOS工艺制作，提高了集成度，又保持了EPLD传输时间可预测的优点。多采用EECMOS工艺制作。
* 90.FPGA器件
现场可编程门阵列。FPGA由若干独立的可编程逻辑模块组成，用户可以通过编程将这些模块连接成所需要的数字系统。FPGA属于高密度PLD。FPGA本身也有一些明显的缺点:
1)它的信号传输延时时间是不确定的
2)FPGA中编程数据存储器是一个静态随机存储器结构，所以断电后数据便随之丢失
3)FPGA 的编程数据一般是存在EPROM中，而且要读出并传送的FPGA的 SRAM中，因而不便于保密
FPGA基本结构和概念
Q：FPGA和ASIC的概念，他们的区别？
FPGA是可编程ASIC。
ASIC，专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。
与门阵列等其它ASIC（Application Specific IC）相比，FPGA又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点。
补充8-1：FPGA和FPLA的区别
FPLA和FPGA都是可编程逻辑器件,但它们有一些区别:
1. FPLA (Field Programmable Logic Array)是一种基本的可编程逻辑器件,由可编程的逻辑门阵列和可编程的输出选择器组成。它适用于小规模的逻辑设计，具有低功耗、低成本、低复杂度等特点。
2. FPGA (Field Programmable Gate Array)是一种高级可编程逻辑器件,由大量的可编程逻辑单元、可编程的输入/输出块、可编程时钟管理单元等组成。它适用于大规模的逻辑设计,具有高性能、高灵活性、高可扩展性等特点。
3. FPLA的逻辑[ ]数量和输出数量都比较有限,而FPGA可以支持更加复杂的逻辑设计和更多的输入输出端口。
4. FPLA的编程方式通常采用固件式的编程方式,而FPGA则采用可重构的硬件描述语言进行编程,如VHDL、Verilog等。
总之, FPLA适用于小规模的逻辑设计,而FPGA适用于大规模的逻辑设计和高性能应用。
第九章 硬件描述语言简介
91.VHDL和 Verilog HDL
VHDL(Very-High-Speed Integrated Circuit Hardware Description Language)和Verilog HDL.都可以描述硬件，在低层次硬件描述上Verilog HDL好于VHDL;
在高层次硬件建模方面，VHDL比 VerilogHDL要强。VHDL 比 Verilog HDL提供了更多的特点和构造结构，这些使得VHDL更适合高层次建模。
相关基础知识：
1. 组合逻辑电路用assign/ always@(*)，时序逻辑用always@(posedge clk)
wire只能assign，always只能reg
2. 阻塞赋值和非阻塞赋值
阻塞的概念是指在同一个 always 块中，其后面的赋值语句从概念上是在前一句赋值语句结束后再开始下面的赋值。
非阻塞操作开始时计算非阻塞赋值符的赋值号右边的语句，赋值操作结束时刻才更新赋值号左边的语句，可以认为是两个步骤（赋值开始时刻和结束时刻）来完成非阻塞赋值。在计算非阻塞语句赋值号右边的语句和更新赋值号左边的语句期间，其他的 Verilog语句包括其他的 Verilog 非阻塞赋值语句都能同时计算赋值号右边的语句和更新赋值号左边的语句，允许其他的 Verilog 语句同时进行操作。
3. c语言：每行依次进行，顺序结构；Verilog：同步执行，并行结构。
4. 设计思想：自顶向下
* 第十章 脉冲波形的产生和整形
补充10-1：描述矩形脉冲的主要参数
* 92.施密特触发器的特点 (P457）
1)输入信号从低电平上升的过程中，电路状态转换时对应的输入电平，与输入信号从高电平下降过程中对应的输入转换电平不同
2)在电路状态转换时,通过电路内部的正反馈过程,使输出电压波形的边沿变得很陡。
* 93. 施密特触发器的应用(P464)
1)用于波形变换
2)用于脉冲整形
3)用于脉冲鉴幅
施密特触发器的应用：
* 94. 单稳态触发器的特点和种类(P466)
1)有稳态和暂稳态两个不同的工作状态:
2)在外界触发作用下，能从稳态翻转到暂稳态，在暂稳态维持一段时间后，再自动回到稳态:
3)暂稳态维持时间的长短取决于电路本身的参数，与触发脉冲的宽度和幅度无关
4)常见的单稳态触发器由两类:微分型单稳态触发器和积分型单稳态触发器
* 95.单稳态触发器的应用
1)定时:
2)延时:
3)脉冲整形
定时和延时为单稳态特有，因为其在暂稳态维持一段时间后，再自动回到稳态
* 96.多谐振荡器的特点
多谐振荡器是一种自激振荡器．在接通电源以后。不需要外加触发信号，便能自动的产生矩形脉冲.由于矩形波中含有丰富的高次谐波分量。所以又称多谐振荡器。
它的特点有:
1)信号直接输出:
2)无需外加输入信号
3)输出波形周期性变化
4)没有稳态。
回顾模电：自激振荡
* 97.多谐振荡器的应用
多谐振荡器主要是用来作为方波发生器或矩形波发生器，可以产生一定占空比的方波。
第十一章 数模和模数转换
本章节重要性较低，原作者总结的重点就很好，以下基本都是重点
* 98. 低通信号采样定理——奈奎斯采样定理
对连续时间信号在时域内进行采样的结果是频域内频谱的周期延拓，若小于2倍则会出现频谱混叠现象。
补充11-1：什么是过采样？有什么好处？
在信号处理中，过采样是指以明显高于奈奎斯特速率的采样频率对信号进行采样。 从理论上讲，如果以奈奎斯特速率或更高的速率进行采样，则可以完美地重建带宽受限的信号。 奈奎斯特频率定义为信号带宽的两倍。 过采样能够提高分辨率和信噪比SNR，并且通过放宽抗混叠滤波器的性能要求，有助于避免混叠和相位失真。
1.过采样可以更真实的重建原始信号
2.采样系统中，利用过采样可以提升采样分辨率
3.欠采样信号会失真
作者：逸珺
链接：https://www.zhihu.com/question/268772451/answer/1595319091
* 99. 带通信号抽样定理
98 99 必须理解
LINK：
香农-奈奎斯特采样定理 Shannon Nyquist Sampling Theorem_哔哩哔哩_bilibili
100. 常见的D/A转换器的种类（相对重点）
1)权电阻DA转换器
2)倒T型 DA转换器:
3)权电流DA转换器
101. 权电阻D/A的优缺点（相对重点）
* 102. D/A转换器的评价指标
转换精度：分辨率和转换误差（补充分辨力).
在DA转换器中，通常用分辨率和转换误差来描述转换精度
103. 量化和编码（相对重点）
任何一个数字量的大小只能是某个规定的最小数量单位的整数倍。再进行AD转换时，必须将取样电压表示为这个最小单位的整数倍。这个转化过程成为量化，所取的最小数量单位，称为量化单位。
将量化的结果用代码（可以是二进制，也可以是其他进制)表示出来的过程称为编码.
104. 常见A/D转换器的种类（相对重点）
回顾模电PLL中的VCO：VCO
105. A/D转换器的评价指标（相对重点）
* 分辨率小结
·都看到这里了，赞赏一下吧！祝你一切顺利！
目录
4. 原码、反码、补码之间的关系以及补码的运算（整数和负数P9)
15. 什么是逻辑代数基本定理中的“代入定理”？（相对重要）
16. 什么是逻辑代数基本定理中的“反演定理”？（相对重要）
17. 什么是逻辑代数基本定理中的“对偶定理”？（相对重要）
* 28. TTL电路和CMOS电路的优缺点 （模电重点LINK：6-5）
* 39. 什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？
40. 你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？（相对重要）
42. TTL门悬空时和外接大电阻接地时相当于什么状态？（只能出分析题）
44. 简述TTL与非门和COMS门多余引脚的处理（了解即可）
* 补充6-1： 什么是寄存器？锁存器、触发器、寄存器、存储器四者的区别？
Q：解释setup和hold time violation，画图说明，并说明解决办法？
Q：给了reg的setup、hold时间，求中间组合逻辑的delay范围？
Q：为什么DRAM采用地址复用技术？为什么SRAM不采用地址复用技术？
Q：静态随机存储器和动态随机存储器的根本区别是什么？它们各有何优、缺点?各适用于什么场合?
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