空哲-CSDN博客

原创 Quartur ii软件和modlsim软件并进行联合仿真。

1.实验目的：下载Quartur ii软件和modlsim软件并进行联合仿真。2.实验工具:pc机和Quartur ii软件和modlsim软件。3.实验过程：打开quartus新建一个工程，在选择所保存的文件夹后并进行芯片选择Simulation中选择Modelsim保存完成，打开Verilog，将我们写的代码输入并保存在自己刚才保存的文件夹中4.实验截图：**4.实验代码：`timescale 1 ps/ 1 psmodule test_vlg_tst();reg [7:0] a

2021-07-01 15:13:48 358

原创对仿真行为按顺序进行的验证

1.实验目的：通过实验验证仿真行为按顺序进行。2.实验内容：通过课本上的例子，用Modelsim验证仿真行为按顺序进行。3.实验原理：module count_ones_c#( parameter data_width = 4,count_width = 3)(output reg [count_width-1:0] bit_count,input [data_width-1: 0] data,input clk, reset);reg [count_width-1: 0] cou

2021-06-29 23:20:44 157

原创汉明码编译码器

1.实验目的：设计一个汉明码编码器和汉明码译码器。基本要求如下：（1）具备基本汉明码编码解码功能。（2)能够显示纠错位。2.实验内容：利用所学知识设计出一个汉明码编码器和汉明码译码器。3.实验原理：module ham_encoder (data_in,data_out) ;input [3:0] data_in;output [6:0] data _out ;wire s2,s1, s0;assign s2=data_in[3]+data_in[2]+data_in[1];//or

2021-06-29 22:56:26 1299

原创 Mealy的另一种实现方式

1.实验目的：利用Modelsim进行Mealy状态模型的联合仿真。2.实验内容：参照书上内容完成Mealy状态模型的代码仿真。3.实验原理：module simple(Clock Resetn,w,z);input Clock,Resetn,w;output z;reg [2:1] y;parameter [2:1] A =2’b00,B = 2’b01,C = 2’b10;//Define the sequential blockalways@(negedge Resetn,pos

2021-06-29 22:35:57 121

原创 2021-06-03

1.实验目的：用Modelsim进行仿真。2.实验内容：参照书上内容完成代码仿真。3.实验原理：module fulladd(sum,c_out,a,b,c_in);output sum,c_out;input a,b,c_in;wire s1,c1,c2;xor (s1,a,b);and (c1,a,b);xor (sum,s1,c_in);and (c2,s1,c_in);or (c_out,c2,c1);endmodulemodule test;wire sum,c_o

2021-06-03 21:59:27 65

原创 2021-05-07

1.实验目的：下载Quartur ii软件和modlsim，并进行联合仿真。2.实验内容：参照哔哩哔哩中教程的代码，然后用quartus ii和modlsim进行联合仿真3.实验原理：按照视频上的内容，书写和运行代码，完成联合仿真操作。4实验工具：计算机机和Quartur ii软件和modlsim软件。5.实验截图：6.实验视频：哔哩哔哩动画链接：1：https://b23.tv/gHDyIK?share_medium=android&share_source=qq&

2021-05-07 22:40:24 94

原创 quartusⅡ的原理仿真及代码仿真

一、实验目的：安装并破解Quartus，并利用QuartusⅡ进行原理图仿真与代码仿真。二、实验内容：参照数字逻辑基础与Verilog设计一书中37页的内容完成原理图仿真与代码仿真。三、实验原理：具体原理参照书上内容。四、实验工具：电脑和QuartusⅡ软件。五、实验截图：六、实验视频：视频地址：https://b23.tv/32HfC5?share_medium=android&share_source=qq&bbid=XY0A7A00D6D42FDC0A83E1

2021-03-15 18:44:03 796

yyzs2021的博客