- 博客(3)
- 收藏
- 关注
原创 verilog模块间传递参数
在verilog模块化设计中,有时候需要在顶层对底层定义的参数做修改,这就涉及到一个参数在模块间传递的问题,一般方法有2种。假设: 顶层模块定义:mod_top(rst,clk,data);底层模块定义:mod(rst,clk,data);底层参数定义:parameter FREQ = 1000;模块例化名:U1目的: 通过顶层传递一个新的参数给底层来改变FRE
2012-03-09 12:23:07 13540
原创 Python开发环境搭建
在linux下用vim学习Python了一段时间,今天想试试window下集成开发环境。从网上的介绍中最终选择:Eclipse+Pydev作为IDE开发环境搭建步骤如下:1.下载安装Python:http://www.python.org/getit/,一般window软件安装方法2.下载安装JDK:http://download.oracle.com/otn-pub/java/j
2011-11-24 22:34:10 471
原创 最近读的书
最近读了几本关于互联网和创业的书,都是在豆瓣上有很高评价的经典之作吴军的《浪潮之巅》,Paul Graham的《黑客与画家》,凯文·凯利的《失控》。确有颇多收获,以后要一点点将自己的感受记录下来。经典的书果然可以给人以启发,以后要继续拜读更多的经典著作!关注科技,关注创业,关注创意!
2011-11-24 13:02:27 354
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人