高速PCB
406不速之客
信号完整性是指信号在信号线上的质量,即信号在电路中以正确的
时序和电压作出响应的能力。如果电路中信号能够以要求的时序、持
续时间和电压幅度到达接收器,就表明该电路具有较好的信号完整性。反之,当信号不能正常响应时,就出现了信号完整性问题。信号完整性包括:反射分析、串扰分析、时序分析、综合分析、SSN
展开
-
PCB叠层及阻抗控制关键因素
阻抗计算:1. 介电常数ErEr(介电常数)就目前而言通常情况下选用的材料为FR-4,该种材料的Er特性为随着加载频率的不同而变化,一般情况下Er的分水岭默认为1GHZ(高频)。目前材料厂商能够承诺的指标<5.4(1MHz),根据我们实际加工的经验,在使用频率为1GHZ以下的其Er认为4.2左右。1.5—2.0GHZ的使用频率其仍有下降的空间。故设计时如有阻抗的要求则须考虑该产品的当...转载 2018-08-21 09:35:54 · 5394 阅读 · 0 评论 -
DDR3 LAYOUT RULES
DDR3的设计有着严格等长要求,归结起来分为两类(以64位的DDR3为例): 数据 (DQ,DQS,DQM):组内等长,误差控制在20MIL以内,组间不需要考虑等长;地址、控制、时钟信号:地址、控制信号以时钟作参考,误差控制在100MIL以内,Address、Control与CLK归为一组,因为Address、Control是以CLK的下降沿触发的由DDR控制器输出,DDR颗粒由CLK的上升沿锁存...转载 2018-10-07 07:26:15 · 2289 阅读 · 0 评论 -
DDR设计全过程
DDR-TopologyDDR布线通常是一款硬件产品设计中的一个重要的环节,也正是因为其重要性,网络上也有大把的人在探讨DDR布线规则,有很多同行故弄玄虚,把DDR布线说得很难,我在这里要反其道而行之,讲一讲DDR布线最简规则与过程。如果不是特别说明,每个步骤中的方法同时适用于DDR1,DDR2和DDR3。PCB设计软件以Cadence Allgro 16.3为例。文章目录 [隐藏]...转载 2018-10-07 07:42:08 · 6018 阅读 · 1 评论