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语法
406不速之客
信号完整性是指信号在信号线上的质量,即信号在电路中以正确的
时序和电压作出响应的能力。如果电路中信号能够以要求的时序、持
续时间和电压幅度到达接收器,就表明该电路具有较好的信号完整性。反之,当信号不能正常响应时,就出现了信号完整性问题。信号完整性包括:反射分析、串扰分析、时序分析、综合分析、SSN
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verilog中b',d',h'的意思
请参考verilog数据常量数字表达式:<位宽><进制><数字>’b:二进制 //eg.4'b1110 表示4位二进制数1110‘h:十六进制 //eg 8'hef、4’ha等'd:十进制 //eg 2'd3、4‘d15(不能写16,4位宽最大15)等所以10’d0表示10位宽的数值0,0000000000加入10‘d15,则表示十进制15, 000...转载 2019-01-25 14:41:09 · 38280 阅读 · 4 评论 -
FPGA中wire与reg类型的区别
wire表示直通,即只要输入有变化,输出马上无条件地反映;reg表示一定要有触发,输出才会反映输入。 不指定就默认为1位wire类型。专门指定出wire类型,可能是多位或为使程序易读。wire只能被assign连续赋值,reg只能在initial和always中赋值。wire使用在连续赋值语句中,而reg使用在过程赋值语句中。 在连续赋值语句中,表达式右侧的计算...转载 2019-01-25 16:39:08 · 421 阅读 · 0 评论