项目场景:
使用Matlab2021b和 Vavido2019.1 结合使用,实现HDL IP Core generation
问题描述
`
在生成代码的过程中出现如下错误
WARNING: [IP_Flow 19-3158] Bus Interface 'DMA_Stream_FPGA_to_CPU_Master': FREQ_HZ bus parameter missing from AXI interface when interface is not associated to a clock.
WARNING: [IP_Flow 19-3153] Bus Interface 'IPCORE_CLK': ASSOCIATED_BUSIF bus parameter is missing.
INFO: [IP_Flow 19-2181] Payment Required is not set for this core.
INFO: [IP_Flow 19-2187] The Product Guide file is missing.
bad lexical cast: source type value could not be interpreted as target
while executing"rdi::set_property core_revision 2206201458 {component component_1}"
invoked from within
"set_property core_revision 2206201458 [ipx::current_core]"
(file "vivado_ip_package.tcl" line 57)
INFO: [Common 17-206] Exiting Vivado at Mon Jan 3 14:58:23 2022...
Elapsed time is 12.568 seconds
原因分析:
提示:这里填写问题的分析:
自 2022 年 1 月 1 日起,Vivado HLS 和 Vitis HLS 使用的 export_ip 命令将无法导出 IP。
在后台使用 HLS 的 Vivado 和 Vitis 工具也会受到此问题的影响。HLS 工具以 YYMMDDHHMM 格式设置 ip_version,并且该值作为有符号整数(32 位)访问,这会导致溢出并生成以下错误(或类似内容)。Xilinx 建议所有客户应用此补丁以确保安全。
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原文链接:https://blog.csdn.net/main_476/article/details/122449975
在matlab 网站上也有这个问题的描述和解决方法,写在这里作为一个备忘录 ,同时也方便以后查阅。
https://www.mathworks.com/matlabcentral/answers/1622375-hdl-ip-core-generation-for-xilinx-vivado-fails-since-the-year-turned-from-2021-to-2022/?s_tid=ans_lp_feed_leaf
和
https://ww2.mathworks.cn/support/bugreports/2656440
解决方案:
提示:这里填写该问题的具体解决方案:
参考 https://ww2.mathworks.cn/support/bugreports/2656440 和 https://blog.csdn.net/main_476/article/details/122449975 分别为Vavidio2019 和Matlab2021b 添加上补丁 ,重启Matlab后可以正常生成IP。