转载:systemverilog新增的always_comb,always_ff,和always_latch语句
在Verilog中,设计组合逻辑和时序逻辑时,都要用到always:always @(*) //组合逻辑 if(a > b) out = 1; else out = 0;always @(posedge clk) //时序逻辑 flip-flop触发器 if(en) out <= in;仅从关键字上,看不出设计者想要一个什么样的电路。 Syst...
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2018-07-04 10:35:55 ·
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