FPGA
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zhengdahaixiansheng
这个作者很懒,什么都没留下…
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verilog 代码编写 ,FPGA设计规范
工作过的朋友肯定知道,公司里是很强调规范的,特别是对于大的设计(无论软件还是硬件),不按照规范走几乎是不可实现的。逻辑设计也是这样:如果不按规范做的话,过一个月后调试时发现有错,回头再看自己写的代码,估计很多信号功能都忘了,更不要说检错了;如果一个项目做了一半一个人走了,接班的估计得从头开始设计;如果需要在原来的版本基础上增加新功能,很可能也得从头来过,很难做到设计的可重用性。在逻辑方面,我觉得比...转载 2018-05-14 11:01:22 · 2752 阅读 · 0 评论 -
FPGA流水线设计
原帖地址:https://www.cnblogs.com/shengansong/archive/2011/05/23/2054414.html所谓流水线处理,如同生产装配线一样,将操作执行工作量分成若干个时间上均衡的操作段,从流水线的起点连续地输入,流水线的各操作段以重叠方式执行。这使得操作执行速度只与流水线输入的速度有关,而与处理所需的时间无关。这样,在理想的流水操作状态下,其运行效率很高。 ...转载 2018-05-29 17:01:12 · 3422 阅读 · 2 评论