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RSS订阅原创 AMBA 系列之 APB 协议
目录1、简介2、端口说明(Ports)3、状态机(FSM)4、传输时序(Timing)4.1、Write4.1.1、Write transfer with no wait states4.1.2、Write transfer with wait states4.2、Read4.2.1、Read transfer with no wait states4.2....
2019-12-27 15:07:59
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翻译 AMBA 系列之 AHB 协议
目录1. 简介1.1 AHB总线的架构1.2 AHB基本特性2. AHB总线的组成3. 信号描述3.1AHB Slave接口3.2AHB Master 接口3.3AHB Arbiter 接口3.4AHB Decoder 接口4. 总线操作5. 基本传输5.1 没有等待状态的单次传输（Single Transfer）5.2 Slave插入...
2019-12-26 17:58:20
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转载 FPGA 静态时序分析 STA（概念篇）
目录1、背景知识介绍：1.1启动沿（launch）和锁存沿（latch）：1.2建立（setup）和保持（hold）时间1.3数据到达时间（DAT：Data Arrival Time）1.4数据建立需要时间（DRTsu：Data Require Time (Setup)）1.5数据保持需要时间（DRTh：Data Require Time (Hold)）1....
2019-12-18 17:20:25
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转载 Xilinx ISE 联合 modelsim 进行功能和时序仿真
1、代码输入(1)、新建一个ISE工程，名字为count4。(2)、新建一个verilog文件(3)、选择verilog module 输入file name为count4，单击next默认知道finish。(4)、在count4.v文件中输入以下代码module count4(out,reset,clk); output [3:0] out; input r...
2019-12-18 11:32:25
2569
转载 Xilinx 约束（ISE）
目录1、简述2、约束文件2.1、概念2.2、创建约束文件3、UCF 文件语法3.1、语法3.2、通配符3.3、定义设计层次4、引脚和区域约束语法4.1、LOC语句语法4.2、LOC属性说明5、时序约束语法5.1、周期约束5.2、偏移约束5.2.1、IN 偏移约束5.2.2、OUT 偏移约束5.3、分组约束5.3.1、TNM 约...
2019-12-17 14:37:37
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转载 Xilinx Spartan-6 时钟管理 (CMT/DCM/PLL)
目录1、时钟管理器（CMT）1.1、DCM1.1.1、延时锁相环（DLL）。1.1.2、数字频率综合器（DFS）。1.1.3、数字移相器（PS）。1.1.4、状态逻辑。1.1.5、DCM原语1.2、PLL1.2.1、组成1.2.2、工作原理1.2.3、PLL的原语1.3、PLL作用1.3.1、PLL 对时钟网络去歪斜SKEW。1.3.2、...
2019-12-13 15:16:01
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转载 Xilinx FPGA 初探内部时钟管理
目录1、时钟网络与全局缓冲2、全局时钟资源的使用方法2.1、IBUFG+BUFG2.2、IBUFG+DCM(PLL)+BUFG3、全局时钟系统使用的问题与注意事项4、全局时钟系统使用举例4.1、生成 IP Core 方式4.2、原语调用方式在 FPGA基础知识 1（FPGA 内部结构）文章中，了解到 FPGA 内部集成了很多资源，时钟、BRAM、IOB、C...
2019-12-13 14:25:38
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原创 LCD 时序分析
TFT LCD 是以前常用的一类显示设备，进行每行像素扫描后，再进行列像素扫描，并完整的将图像显示上去；这里以 TFT-LCDLQ035NC111 为例，看看 TFT LCD 的时序规则；Datasheet 的 PDF 链接为：http://aitendo3.sakura.ne.jp/aitendo_data/product_img/lcd/tft/AT035DL01/LQ035NC...
2019-12-12 16:00:19
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原创 Verilog 实现 VGA 接口时序
在上一篇中了解了 VGA 的时序（VGA 时序分析），这里可以使用 Verilog 写一个 VGA 的时序，那么需要控制:HSYNCVSYNCRGB信号首先查看原理图：对应到芯片管脚的：HSYNC---P123VSYNC---P124VGA_R---P26VGA_G---P22VGA_B---P23所以管脚约束 ucf 文件为：####...
2019-12-10 22:23:02
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原创 VGA 时序分析
VGA (Video Graphics Array)是IBM在1987年随PS/2机一起推出的一种视频传输标准，具有分辨率高、显示速率快、颜色丰富等优点，在彩色显示器领域得到了广泛的应用。目前VGA技术的应用还主要基于VGA显示卡的计算机、笔记本等设备，而在一些既要求显示彩色高分辨率图像又没有必要使用计算机的设备上，VGA技术的应用却很少见到。本文对嵌入式VGA显示的实现方法进行了研究。基于这种设...
2019-12-10 16:28:33
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原创 Verilog 实现 UART TX 发送器
目录1、简述2、设计3、实现4、测试1、简述上一节描述了 Verilog 的 UART RX 过程，相对于 RX，传送数据就稍微简单一些，不需要进行线上数据的采样；发送数据需要考虑的几点：1、内部数据位并行，发送的时候为 tx 串行，那么就需要考虑到传送的时候的 busy 信号，并进行数据的并行转串行；2、同样需要根据串口的配置来进行发送数据的计数3...
2019-12-09 23:28:09
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原创 Verilog 实现 UART RX 接收器
目录1、简述2、设计3、实现4、测试1、简述串口作为 CPU 最常使用的外设资源之一，常常出现在各种场合，既然最近在入坑 FPGA，那么先搞一个简单的串口接收机来玩玩；串口相关的基本知识就不在这里重复议论了，参考我的另一篇文章《STM32F103ZET6 — USART》，总的来说，时序如下所示：站在硬件的角度上来讲，要实现一个串口接收器，需要考虑一下几点...
2019-12-09 23:09:01
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原创 Xilinx Spartan-6 使用 PLL IP 核
PLL(Phase Locked Loop)：为锁相回路或锁相环，是常常用到的 IP，用来统整合时脉讯号，能够以输入的基准时钟信号为基础，输出分频或者倍频的信号，以供芯片内部多个模块的使用（不同的时钟）。下面就以 Spartan-6 （xc6slx9）为模板，创建一个 PLL IP 来使用（既然是 SP-6 那么就是用的 ISE 了）。外部输入 25MHz 接到全局时钟输入口。目标是配置 ...
2019-12-02 21:20:05
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QT 实现的64bit十六进制与十进制相互转换工具，带 bitmap 配置显示
2019-05-07
空空如也
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