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FPGA学习记录
行走的X君
长期从事通信设备研发工作,希望多多交流共同进步。
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Zedboard---实验七秒计数
Zedboard—实验七秒计数设置在上节实验中的计数器是一个16进制的计数器,只能从0计到15。这节做类似秒表的计数器从0计到59。硬件实现十进制计数如果用软件来实现这个任务是很简单的:只需相除和取余运算就可以得到十进制数。实际上这些运算器相对实现起来成本较高。使用硬件实现,完成十进制计数。首先,创建一个模块代表十进制数。输出BCD(Bingary Coded Decimal)。代码:`timesc原创 2017-05-02 15:30:12 · 408 阅读 · 0 评论 -
Zedboard---实验六秒计数
Zedboard—实验六秒计数本节实验将继续使用PmodSSD来实现秒计数。首先需要一个每隔一秒钟可以计数的计数器,并且将计数值显示在两位的数码管上。实现过程: 1. 需要知道什么时候开始计数; 2. 让计数器可以保持计数值; 3. 将计数值送入数码管显示;产生秒脉冲使用上节实验中产生的毫秒脉冲,在此基础上计数100次实现秒脉冲。integer ms_count = 0;reg sec_pu原创 2017-05-01 12:15:33 · 928 阅读 · 0 评论 -
Zedboard---实验五点亮另一个数码管
Zedboard—实验五点亮另一个数码管本节实验将点亮上节实验中的另一个数码管。通过频率为500kHz的ssdcat信号来选通两位数码管。开关输入将用到低位switch[3:0]和高位switch[7:4]。计数1ms输入时钟信号频率为100MHz,计数器计数100000个周期,产生一个脉冲。这里使用一个寄存器来实现:integer count = 0;reg ms_pulse = 0;alwa原创 2017-04-21 16:40:19 · 669 阅读 · 0 评论 -
Zedboard---实验四驱动7段数码管
Zedboard—实验四驱动7段数码管硬件准备本节实验是使用开关输入,7段数码管显示。Digilent公司提供两位的7段数码管Pmod模块。与Zedboard连接图如下所示:Digilent公司卖的pmod模块实在是太贵了,想不明白就两个数码管外加一个非门芯片和电阻电容能到¥108。自己动手丰衣足食:两个7段数码管、一片74HC04、7个500欧姆电阻、排针。这里注意:选择数字芯片应该满足Zedbo原创 2017-04-21 12:11:46 · 1899 阅读 · 0 评论 -
petalinux添加AD9361驱动
petalinux添加AD9361驱动需要 petalinux2016.2包含AD9361驱动的Linux内核(xcomm_zynq_4_4)添加内核到petalinux准备工具ADI提供的AD9361Linux驱动: https://wiki.analog.com/resources/tools-software/linux-drivers/iio-transceiver/ad9361原创 2017-01-04 00:27:22 · 14925 阅读 · 10 评论 -
TE0703无法下程序
现象上电后TE0720三詹LED一直亮,无法下载程序解决VCIOB(BANK34)悬空,未供电 必须给BANK34供电(2.5、3.3、1.8),TE0703底板才能正常工作原创 2017-01-12 00:50:45 · 479 阅读 · 0 评论 -
Zedboard---实验一点亮一盏LED
Zedboard实验一目的 熟悉Vivado开发环境 熟悉ZYNQ开发流程 创建Vivado工程开发环境:Vivado2015.41. 新建工程主菜单选择File->New Project后,弹出的窗口点击next,出现下图:选择工程目录,编辑工程名这里命名为Tutorial1。 弹出窗口,选择RTL Project 接下来一路next,直到如下图窗口:选中Zedbo原创 2017-04-14 10:47:37 · 4359 阅读 · 1 评论 -
Zedboard---实验二仿真
Zedboard—实验二仿真上个试验中,我们创建了简单的工程编程了FPGA并且通过现实的开关测试了代码。这样的测试在实验一这样的简单的工程是足够了,但实际的工程中都是比较复杂的,这使手动的测试很难满足工程需求,这就需要仿真来验证工程。这里举一个最简单的仿真。Test Bench仿真所设计的工程需要人为控制输入以验证输出的正确性。理想的的测试是创建输入激励信号并且验证输出的正确性。实际工程中,当测试进原创 2017-04-18 11:21:04 · 1145 阅读 · 0 评论 -
Zedboard---实验三阻塞非阻塞
Zedboard—实验三阻塞非阻塞本节包括对阻塞与非阻塞这一个重要概念的讨论和进一步的仿真。阻塞和非阻塞在上节的FPGA设计中有这样的赋值语句:always@(posedge clk) led = switch;在上一节中的测试文件中,对开关信号的复制语句:always@(posedge clk) switch = $random;问题来了,上述这两句赋值语句都是当时钟信号上升沿到来时进行赋值,那么原创 2017-04-18 23:49:09 · 358 阅读 · 0 评论