- 博客(2)
- 收藏
- 关注
RSS订阅原创 2017春FPGA阶段二作业
题目2-1：多周期-恒最大值计数-显示电路设计思路：电路应由3部分构成 第一部分，秒脉冲生成器，输出秒脉冲信号，每秒输出1个CLK周期的高电平，用于后级电路的工作使能。 第二部分，0-9多周期计数器，每个工作使能有效的CLK周期，进行一次计数动作。 第三部分，4-7译码器，把0-9计数器的计数值，译码成HEX LED 的显示逻辑值设计原理图秒脉冲生成器RTL图Verilog HDL代码modu
2017-05-09 20:22:16
517
原创 2017春FPGA计数器作业
计数器仿真实验 1设计思路：需要一个加法器，一个比较器，一个选择器和一个D触发器。加法器将每次的计数值加一，比较器将每次的计数值与计数最大值比较，选择器根据比较器的结果选择输出加法器的结果或计数初始值0，在时钟上升沿通过D触发器将得到的下一个计数值输出。自行绘制的电路结构RTL设计图Quartus扫描生成的电路RTL图电路的波形仿真截图HDL代码module counter1( RST ,
2017-04-24 21:01:13
687
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人