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RSS订阅原创 vivado不支持的FLASH器件怎么支持？
在vivado的安装路径下，/Vivado/2018.2/data/xicom/xicom_cfgmem_part_table.csv文件，进入之后，照猫画虎，添加需要支持的Flash器件即可
2021-07-10 16:28:43
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原创 IES仿真时报错解决方法之-----irun: *E,ELBERR: Error during elaboration (status 2), exiting.
"ncelab: *F,CUMSTS: Timescale directive missing on one or more modules.irun: *E,ELBERR: Error during elaboration (status 2), exiting.仿真时如果提示这样的错误，主要的原因是一部分module中指定了timescale，一部分没有指定，解决办法是给所有module都指...
2019-10-31 14:17:12
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原创 音频标准AES的一点理解
本文参考了文献 ：季小俊. 基于FPGA的SDI音频加解嵌设计[D]. 2016.1. 概要AES 的三个标准采样率是 32kHz、44.1kHz、48kHz，演播室应用优先选择48kHz 取样且时钟同步于视频信号的音频，本文为 48kHz 同步音频。它同时提供2 个声道的音频数据，量化精度多采用 20 比特或者 24 比特，不仅仅能够单独的 传输单声道或者立体音频信息，同时也能够附带时钟...
2018-12-23 22:38:09
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原创 ERROR: [Common 17-70] Application Exception: CORE_LOCATION mismatch
今天在使用vivado 2018.2版本进行xilinx K7 FPGA调试时，当烧写了带有debug核的BIT文件之后，想要抓取数据，提示ERROR: [Common 17-70] Application Exception: CORE_LOCATION mismatch弄了好久之后，发现，重启vivado就可以解决该问题；最好在关闭vivado之后，通过任务管理器查看一下是否彻底关...
2018-11-23 18:06:14
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CCT代码行数统计工具支持verilog,vhdl,c,c++,jave等主流语言，win10已经验证没问题
2020-12-27
uart FPGA串口代码及详细设计
2016-12-07
spi fpga verilog 代码
2016-11-23
c++MFC车牌自动识别定位，只能定位和提取出车牌注意
2015-01-03
空空如也
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