zjsilicon的博客

原创 PI关键点

序号关键技术核心作用1目标阻抗法量化 PDN 设计指标2多级去耦电容宽频带低阻抗3电源-地紧耦合平面高频平板电容，低回路电感4反谐振抑制避免阻抗尖峰5SSN 抑制降低 L·dI/dt6封装+片上联合仿真高频精度7频域/时域仿真设计验证8VNA/示波器测量实物验证9模拟电源滤波低噪声隔离10PI-SI 协同噪声与抖动的闭环分析一句话总结：PI 的关键技术就是“目标阻抗为纲，多级电容为网，平面紧耦合为强，封装片上齐上阵，仿真测量保平安”。

原创 SI关键点

序号关键点一句话描述1阻抗匹配消除反射，保证信号完整传输2端接吸收反射能量3回流路径最小回路面积 → 低 EMI、低串扰4串扰抑制间距、耦合长度、屏蔽5电源完整性PDN 低阻抗，减少同步开关噪声6抖动与眼图评估时序裕量和信号质量7材料选择低 Dk、低 Df、低粗糙度8拓扑优化点对点、菊花链、分支长度控制9换层与过孔保证回流连续性，减少残桩10仿真验证预布局到后签核，确保设计收敛核心口诀。

原创 7.2.2 Interface Modifi cations Targeting Throughput

TODO。

原创 7.2.1 Structural Modifi cations Targeting Throughput

好的，这两张截图的内容是紧密相连的，描述了从到的演进过程。以下是完整的合并翻译与深度解读。

原创 7.2 Evolution of the DRAM Architecture

这段文字是DRAM发展史的宏观视角。DRAM的发展，本质上是外围接口协议不断演进，以适应CPU越来越快速度的过程。SDRAM是统一标准，而SDRAM之后，则是不同应用场景下，对“延迟”和“带宽”的不同追求所引发的百花齐放。

原创 五维分析法拆解DDR Feature

我们可以用一套系统化的来拆解每个 DDR 特性。这个框架既适用于理解标准，也适用于指导设计、验证和 debug。下面先给出框架，再以为例深度拆解，最后给出专业意见。

原创 7.1 DRAM Basics: Internals, Operation

—也是它为什么叫做**“动态”**（Dynamic）的原因。理解这一点，是理解整个 DRAM 子系统所有复杂时序和功耗来源的基础。

原创 CHAPTER 7 Overview of DRAMs

因为DRAM从其定义来看通常属于外部设备，所以它的使用、设计和分析必须考虑其物理实现所产生的影响，而这些影响在分析和设计片上存储器（如SRAM缓存和暂存器）时往往是会被忽略的。它们通常被实现为单颗芯片，并且在某些系统中，两者的功能被合并到一颗芯片（die）中。芯片组的通信（而南桥芯片组则负责处理系统中所有的I/O功能），以及与DRAM系统的接口。芯片组的一部分，北桥负责处理：可能存在的多个微处理器、图形协处理器、与。——彻底打破集成电路工程师常有的“理想的、纯逻辑”的思维，强势引入。

原创 PARTII:DRAM部分 目录概要

本章是DRAM部分的导论，介绍了DRAM在计算机系统中的位置、基本工作原理以及架构的演化。DRAM基础：存储单元（1T1C）、行/列结构、读写操作的时序（RAS、CAS、预充电）。架构演化：从异步DRAM、FPM、EDO、BEDO到SDRAM、DDR SDRAM的变迁。现代DRAM标准：JEDEC SDRAM（包括SDR、DDR、DDR2、DDR3）以及Rambus（RDRAM、Concurrent RDRAM、Direct RDRAM）的技术对比。全缓冲DIMM（FB-DIMM）

原创 DS概要本书

Memory Systems: Cache, DRAM, Disk》是一本系统性、深度与实用性兼备的里程碑式著作。它超越了简单介绍各个部件的层次，建立了一套分析、设计和优化整个内存层次结构的方法论。尽管书中的部分具体技术（如特定型号的处理器和磁盘）已经更新换代，但它所阐述的基本原理、权衡关系和整体设计思想至今仍然适用，是任何有志于深入理解计算机系统性能的专业人士案头必备的经典。

原创 如何看JEDEC协议

基于特定专题，从各个角度拆解JEDEC。

原创 如何看JEDEC协议(DS)

以物理直觉为根基，以功能拓扑为脉络，通过波形验证和微架构推演进行实证，最终构建起属于自己的、从协议到硅片的完整知识网络。当然，理论最终是用来指导实际的。无论你是在进行芯片调试、性能调优还是系统设计，我都希望这些思路能对你有所帮助。如果你手头正好有某个具体协议段落或调试现象需要深入讨论，随时可以提出来。

原创 详细介绍红绿灯模型

你提到的“红绿灯模型”，实际上是我们之前讨论中为了形象化 G-V-R（Gold-Valid-Ready）因果分析模型而使用的一个比喻。在任何一个确切的时钟周期（tCK），DDR的DQ总线只可能处于两种状态之一：正在传输有效数据，或者空闲。没有车，自然没有车流。· 如果 sched_ready == 1：绿灯亮着，有命令在等，但命令仍然没有被发出。· 如果 cmd_valid == 1：有命令在等待，但没有被放行，需要继续检查。检查DQ是否繁忙：如果dq_busy == 1，周期无需分析，数据正在传输。

原创 仿真阶段DDR延迟调试专业方法学总结

它不依赖猜测，而是通过一套严格的统计→分解→追踪→验证流程，将每一个纳秒级的延迟毛刺，钉在一个确切的时钟周期和硬件信号上。DDR延迟调试的核心，不是看“平均延迟”，而是回答一个终极问题：“这个P99.9延迟毛刺，是哪个确切的tCK周期，因为哪一个具体的硬件事件而多等了X纳秒？复现并追踪单点毛刺：对最差延迟的那个具体事务，利用Verdi等工具的“时间旅行”功能，精确回溯其完整的生命周期，定位根本原因。这套方法将延迟调试从一门依赖经验的“玄学”，彻底转变为一套可量化、可操作、可复现、可传承的工程科学体系。

原创 仿真阶段DDR带宽调试，专业方法学总结

利用VIP的可配置性，编写Python脚本，在JEDEC规范允许范围内动态扫描tFAW、tRRD等关键参数，自动收集仿真带宽数据，绘制性能梯度曲线，找到“性能拐点”和最优配置值。这套方法体系的本质，是将DDR调试从依赖个人经验的“玄学”，转变为一套可量化、可复现、可自动化、可传承的工程科学。DDR带宽调试的本质，是回答一个看似简单、实则极其深刻的问题：“在任何一个确切的tCK周期，DQ总线为什么没有在传输有效数据？因此，专业带宽分析的核心，就是对DQ总线上的每一个空闲气泡，进行逐周期、逐根因的精确归因。

原创 DDR性能调试方法学

因此，深层次的方法学目标是：利用仿真的“上帝视角”，通过精确构造和逐周期归因，将每一个性能损失钉在一个具体的JEDEC协议约束或RTL微架构行为上。此步骤可揪出调度器自身的“犹豫时间”。利用VIP的可配置性，在JEDEC合规范围内动态扫描tFAW或tRRD等关键时序参数，通过Python脚本驱动多次仿真，自动收集带宽数据并绘制性能梯度曲线，以寻找最优的时序参数配置点。这套方法通过将“上帝视角”的仿真能力与精确的“因果工程”相结合，让每一个性能损失都有唯一的“身份证”，可量化、可复现、可传承。

原创 DDR调带宽和延迟的方法学，并带上可执行方案

每一步都对应一个具体的脚本或操作，不存在"玄学"——任何一个气泡（DQ空闲周期）和任何一个延迟毛刺（latency spike），都可以被精确地归因到特定的时钟周期和特定的硬件事件上。VIP 仿真完成后，通常会生成一个 latency.log 或 performance.csv 文件，里面记录了每个 Read/Write 事务的延迟（单位通常是 ps 或 ns）。真实的 DRAM 芯片在物理上，但在仿真里，我们用的是 VIP 这个软件模型。你想知道这个 500ns 的毛刺是怎么产生的。

原创 深入分析带宽，并给出执行方案

例如，在一个Bank刚完成预充电的那个周期，如果该Bank有一个待激活命令，理论上调度器应在tRP满足的下一个时钟周期立刻发出ACT。通过这套方法，任何一个DQ空闲周期都有了它存在的“身份证”——被精确地归因于一个特定的微架构事件，并且这种分析是自动化、可复现的。· 量化指标：衡量调度器效率的关键指标是首命令发出延迟：从Ready信号从0变1，到Gold命令真正出现在CA总线上，所经过的时钟周期数。这套方法的本质是通过系统级扫描、微架构分析和自动化脚本的结合，实现从统计观察到微架构根因的完整追踪。

原创 深入分析DDR带

事务级性能模型 (TPM) 的冷启动建模：使用SystemC TLM构建一个高抽象层级的性能模型，它可以模拟SoC系统启动后，Cache从“全空”开始逐步预热，以及DRAM控制器看到的访问模式从“连续长Burst”变为“短促随机”的整个生命周期。这些空闲时钟就是带宽的真正损失。通过这一系列方法，你的分析将不再是“带宽低了怎么办”，而是“这个系统在微架构层面，每微秒最多能创造价值多少纳秒的有效数据传输，而剩下的损失去了哪里”。在仿真中，利用VIP的可配置性，进行时序参数的暴力扫描，寻找系统的极限。

原创 DDR带宽分析方法学

专业的分析必须从理论峰值开始，逐层向下剥离，量化每一层的开销，最终将问题精确定位到一个特定的微架构行为或协议限制上。· 实践方法：在仿真中配置几乎不冲突的完美地址访问序列（如访问不同Bank组的长Burst读操作），然后将VIP报告的吞吐量与理论峰值对比。通过分析ACT与PRE命令序列的间隔和频率，可以评估目前访问模式的行缓冲命中效率。· 如果WCK频繁启停，CAS(WS=1)和CAS(WS_OFF)命令本身，以及相关的tWCKENL和tWCKPST时序，都会消耗总线时间。阈值设置过高会导致总线空闲。

原创 DDR延迟分析并带执行方案

仿真阶段的DDR性能调试，其专业能力的顶峰体现在：利用物理世界无法企及的时序精度、调试手段和自动化能力，在虚拟环境中构建精确的数字模型，完成从“被动观测延迟现象”到“主动构造最坏情况并精确归因”的闭环分析。· 从“看波形”到“追因果”：利用VIP的精确时间戳和Verdi的“时间旅行”功能，将上百纳秒的延迟毛刺直接钉在一个特定的时钟边沿上。· 从“跑分”到“量化”：通过尾部延迟统计分布，将感性的“速度快慢”升华为精确的“最坏情况延迟”量化指标。📈 第一步：延迟量化与精确关联定位。

原创 如何分析延迟问题

延迟分析的真正价值，在于能指着波形里某一个特定时钟边沿，说：“这个读命令多等了42皮秒，是因为Bank 3刚刚被PRAC锁住，而控制器的仲裁器没有及时把队列里排队的另一个读命令提拔上来。分析延迟问题不能只看平均延迟，因为平均延迟会掩盖最坏情况下的实时性风险。偶尔出现极高的尾延迟（>10倍平均） 刷新（tRFC）、PRAC/RFM的ABO恢复 检查刷新策略、MR86的PRAC配置。系统维护延迟 刷新、PRAC/RFM、ZQ校准等系统维护操作带来的延迟 刷新策略、PRAC灵敏度（MR86）、ZQ间隔。

原创 仿真阶段如何调试DDR带宽和延迟

你可以在DRAM VIP的性能报告中，重点关注这几个指标：· Bank/Row冲突率： · 指标：同一Bank内连续ACT命令的频次。这能帮你理解在高安全等级下，系统最坏情况的性能表现。· 精确监控内部状态：在RTL代码中，监控控制器内部的性能计数器，如Bank命中率、各端口队列深度/溢出次数、命令被阻塞的时钟周期数等，快速定位瓶颈。当出现一个偶发的延迟毛刺时，可以倒退回毛刺发生的那一刻，查看整个设计所有信号的状态，包括控制器的状态机、Bank的激活状态等，精确地将物理时序问题映射为RTL逻辑行为。

原创 如何快速成为DDR领域专家(DS快速模式推荐)

在半导体行业，如果你想成为DDR领域的专家，可以参考这个分为四个阶段的成长版路线图。

原创 如何快速成为DDR领域专家（DS专家模式推荐）

成为DDR专家的标志，不是能背诵多少时序参数，而是当你布局PCB时，脑海里浮现的是电磁波从CPU晶片出发，穿过基板、焊球、走线、过孔，最终到达DRAM硅片内部锁存器的完整链路图。到那时，你调试的就不再是冷冰冰的十六进制配置字，而是千兆分之一秒内的电荷博弈。

原创 如何快速成为一个领域专家(DS推荐)

专家不是“什么都懂”，而是“在自己那一亩三分地里，遇到坑能快速找到解法，并且知道哪里可能有坑”。

原创 如何快速成为DDR领域专家(豆包推荐)

下面给你一条，聚焦，直接对标企业级DDR（DDR4/DDR5/LPDDR5）岗位要求。

原创 如何快速成为一个领域的专家(豆包推荐)

不走苦熬、不走死记，，通用所有行业/技能/技术领域。

原创 英语进阶路径（豆包推荐）

下面按「零基础→入门→进阶→精通」四个阶段，给你一份（网站/APP/教材/影视），覆盖听说读写，尽量免费、高效、不踩坑。

原创 具体详细介绍常见的DDR性能瓶颈和解决方案(DS推荐)

DDR性能优化是一个复杂的系统工程，其核心思路是最大化并行度，最小化各种开销。这需要我们从宏观的架构选择（如Bank交错、地址映射），到微观的控制器策略（如命令调度、刷新并行化），再到物理层的功耗管理（如DVFS）进行全局考量。

原创 7.8.4.2 On-Die Termination for Data Bus

CA/CK ODT：配置后静态保持，即使在 Power-Down 状态下依然维持端接。DQ ODT：在Power-Down和状态下被强制关闭且不可用。特性数据总线 ODT (DQ ODT)命令/地址 ODT (CA/CK ODT)控制方式异步动态（由写命令触发）静态配置（由 MR18 开启/关闭）Power-Down 状态强制关闭，不可用持续保持（若 MR18 开启）Self-Refresh 状态强制关闭，不可用持续保持（若 MR18 开启）设计目标针对高带宽、突发性数据流按需端接，极致省电。

原创 7.8.4.1.4 ODT Update Time for CS

您提供的 Figure 158 是关于的图示。尽管图中部分文字标注存在 OCR 识别错误（例如将tODTUP误标为TODUTP），但其表达的核心时序逻辑与之前解读的 CA/CK ODT 更新时序（Figure 157）。

原创 7.8.4.1.3 ODT Update Time for Clock and Command/Address

原创 7.8.4.1.2 ODT Mode Register and ODT Characteristics for Command/Address Bus

如何解读上面的表格？

原创 7.8.4.1.1 ODT Mode Register and ODT State Table for Command/Address Bus

本文介绍了LPDDR6 SDRAM中命令/地址ODT（片内终端电阻）的设置机制。通过MR18寄存器可分别设置CA总线和时钟信号的ODT阻值（默认禁用），支持单Rank或多Rank系统中的总线端接配置。在多Rank共享总线时，未端接芯片需通过MR25寄存器了解其他芯片的ODT状态（CA/CK分别通过不同操作位指示），以优化输入缓冲器功耗。文中举例说明了当CK与CA端接状态不一致且MR25相关设置禁用时，未端接CA输入缓冲器将采用固定参考电压的设计方案。

原创 7.8.4.1 On-Die Termination for Command/Address Bus

CA ODT是LPDDR6 SDRAM的关键特性，通过模式寄存器(MR)控制CK_t、CK_c和CA[3:0]信号的终端电阻开关。该技术由内存控制器(MC)动态管理，可针对特定DRAM器件调节终端电阻状态，有效提升存储器通道的信号完整性(SI)。与DQ ODT不同，CA/CK ODT专门优化命令/地址总线的信号质量，其实现方式和工作机制存在差异。图示展示了该特性的功能实现和与DQ ODT的对比，体现了LPDDR6在信号完整性方面的创新设计。

原创 LPDDR6电源

原创 DDR meta data

待补充。

原创 DDR PRAC

待补充。

原创 DDR link ECC

待补充。