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原创 一个verilog问题,无解!
前仿没有问题,用Quater 2编译也成功了,但后仿时出现网表文件错误……请高人指教……谢谢……`timescale 1ns/100ps`define clk_cycle 50module sim_all(clk,rst,rst1,wr_en,rd_en); input clk,rst,rst1,wr_en,rd_en; wire [7:0]d_out; wire
2009-06-25 14:44:00
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空空如也
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