SystemVerilog
文章平均质量分 76
记录SystemVerilog中的一些问题
zyj0oo0
这个作者很懒,什么都没留下…
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vcs后仿实现的总结
一,后仿平台的搭建1,准备工作,这块主要包含一下几个的内容需要我们事先准备好:①,后仿网表,后端提供后仿的网表指的是,在仿真时,我们不再使用最开始的rtl代码来进行仿真,而是使用将rtl转化为真实的逻辑门电路的netlist来进行仿真,这里面会涉及到器件标准库的选择和设计的约束,这里不是我们的重点,重点是我们要拿到对应仿真模块的后仿 netlist②,后仿反标的sdf文件,后端提供所谓的SDF文件就是:Standard delay file,它是把布局布线过程中器件延时和线延时的信息保留原创 2022-05-14 11:07:56 · 6444 阅读 · 2 评论 -
VCS 覆盖率的收集
TBA原创 2022-04-28 19:32:29 · 4797 阅读 · 0 评论 -
makefile编写rtl仿真脚本
makefile脚本写了好久了,在这里记录一下makefile的使用和心得。原创 2022-01-29 10:41:34 · 2842 阅读 · 3 评论 -
你的 disable fork 用的对吗?
我们先来看一段代码:timescale 1ns/1ps;task jobs(); fork begin #10; $display("delay 10ns"); end begin #20; $display("delay 20ns"); end join_any disable_forkendtask原创 2021-09-06 11:33:27 · 2404 阅读 · 0 评论 -
打印格式的定制
TBA原创 2021-08-25 10:58:27 · 209 阅读 · 0 评论 -
#100 一定是延迟 100ns 吗?
TBD原创 2021-08-24 16:47:28 · 1389 阅读 · 0 评论