zz-三星210A8时钟CLK配置141124a

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zz-三星210A8时钟CLK配置141124a

zz-write:
@2014-11-24 23:50:37
@2014-11-25 00:46:24
@

REF:
S5PV210_UM_REV1.1_zz141123d.pdf
学习笔记TQ210陶海武zz141123a时钟宏.pdf

tq210-12-u-boot-2014.04-zz141027d.zip

KeyWord:

XXTI(24M) => CMU ( APLL,MPLL,VPLL,EPLL )
APLL (M,P,S)
ARMCLK
HCLK_MSYS PCLK_MSYS

MPLL (M,P,S)
HCLK_DSYS PCLK_DSYS
HCLK_PSYS PCLK_PSYS

3.4  CLOCK GENERATION
时钟树图 APLL MPLL

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1.
S5PV210 的时钟设置

手册 section 02_system => 3 CLOCK CONTROLLER 中详细讲述的


另,从 iROM BL0 中启动的时候,若 XXTI 输入为24M 晶振,输出 PCLK = 64M
手册 section 02_system => 6 BOOTING SEQUENCE
=> 6.2  SCENARIO DESCRIPTION => 6.2.3  FIXED PLL AND CLOCK SETTING
=> Table 6-2    First Boot Loader's Clock Speed at 24 MHz External Crystal 


ARMCLK ACLK200 HCLK200 PCLK100 HCLK100 HCLK166 PCLK83 SCLK_FIMC HCLK133
400 133 133 66 66 133 66 133 133 

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2.
手册 3.4  CLOCK GENERATION 最后的 "时钟树图 APLL MPLL"
详细描述了 APLL MPLL .. 配置的各时钟


XXTI(24M) => CMU [ APLL,MPLL,VPLL,EPLL => MUX(选择) => DIV(XX)再分频 ]
APLL (M,P,S)
//zz// 选择与分频 ARMCLK = XXTI => APLL => { FOUT_APLL => MUX_APLL => MUX_MSYS => DIV_APLL }
// HCLK_MSYS 是 ARMCLK 再分频得到; PCLK_MSYS 是 HCLK_MSYS 再分频得到
// 下面 MPLL 是一样的..需要 MUX选择,DIV在分频..
ARMCLK
HCLK_MSYS PCLK_MSYS

MPLL (M,P,S)
//zz// 分了HCLK_XX,PCLK_XX两类; PCLK_XX 是用 HCLK_XX 再分一次得到的
HCLK_DSYS PCLK_DSYS
HCLK_PSYS PCLK_PSYS

//zz// 音频,视频时钟. 视频和DSYS不知道区别,难道是解码,外部VGA等接口输出专用?
EPLL (M,P,S)
audio
VPLL (M,P,S)
video


//zz// 硬件 USB; 差分HDMI,MIPI专用时钟
XusbXTI
USB_OTG_PHY
USB_HOST_PHY
XXTI27
HDMI_PHY
MIPI_PHY


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3.
手册 3.7  REGISTER DESCRIPTION
CLOCK相关各寄存器地址偏移,基址为 0xE010_0000 


1)
以 MPLL_CON 为例说明 APLL MPLL EPLL VPLL 的位配置
ENABLE [31] 1:enable
LOCKED [29] 1:locked (wait for 1)
MDIV [25:16]
PDIV [13:8]
SDIV [2:0]


2)
手册 3.7.3.1  Clock Source Control Registers (CLK_SRC0, R/W, Address = 0xE010_0200)
各 MUX 时钟选择
MUX_PSYS_SEL
MUX_DSYS_SEL
MUX_MSYS_SEL

VPLL_SEL
EPLL_SEL
MPLL_SEL
APLL_SEL


3)
手册 3.7.4.1  Clock Divider Control Register (CLK_DIV0, R/W, Address = 0xE010_0300)
各分频系数的确定..
DIVPCLKP
DIVHCLKP
DIVPCLKD
DIVHCLKD
DIVPCLKM
DIVHCLKM

DIVA2M
DIVAPLL

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