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第2章 SystemVerilog断言XtremeDV2018-04-19 17:42:065026收藏15分类专栏:SVAsystem verilogSystemVerilog Assertions2.1什么是断言?一个断言是一个检查你设计的规范,你要确保永不违反。如果规范被违反,您希望看到失败。下面给出一个简单的例子。每当FRAME_无效(即变为高)时,最后数据相位(LDP_)必须被置位(即变为低)。这种检查对于纠正给定接口的功能是必不可少的。 SVA语言被...

2020-06-27 10:04:14 2322

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