MIPS汇编：协处理器CP0中的寄存器的功能

最新推荐文章于 2021-09-19 09:22:02 发布
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分类专栏： 汇编 文章标签： 处理器 MIPS CP0 协处理器 寄存器
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本文档记录了MIPS协处理器CP0中寄存器的功能，内容源于《自己动手写CPU》一书，并指出官方文档《Architecture For Programmers Vol. III》的最新修订版（Revision 5.05）可能更全面，建议读者查阅以获取完整信息。
摘要由CSDN通过智能技术生成

学习了有关协处理器的内容，觉得有必要把CP0中的寄存器的功能记录下来。

标号 寄存器助记符/名称 功能描述 备注
0 Index TLB阵列的入口索引 与MMU、TLB有关
1 Random 产生TLB阵列的随机入口索引 与MMU、TLB有关
2 EntryLo0 偶数虚拟页的入口地址的低位部分 与MMU、TLB有关
3 EntryLo1 奇数虚拟页的入口地址的低位部分 与MMU、TLB有关
4 Context 指向内存虚拟页表入口地址的指针 与MMU、TLB有关
5 PageMask 控制TLB入口中可变页面的大小 与MMU、TLB有关
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深入浅出MIPS 三 MIPS的协处理器CP0
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10-18 6873
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MIPS的异常和中断，同其他体系结构，例如Intel的IA32架构下的中断/调用门/陷阱机制类似，其目的主要有三： 一，提供一个合法地从用户态到内核态的切换通道，使得程序能够访问如CP0、KSeg等平时被保护的资源； 二，处理一些非法的操作，如TLB Miss/Address Error等； 三，处理外部和内部的中断。与IA32架构区别的是，所有的中断均来自0号Exception。
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12-08 2359
#define STR(x) #x #define mips_get_gpr_register(source) \ ({ int __res; \ __asm__ __volatile__( \ ".set push;" \ ".set reorder;" \ "move %0, "STR(source)";" \ ".set pop" \ : "=r" (__res
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junmuzi的专栏
01-22 8061
MIPS CPU 寄存器包括：32个通用寄存器，3个特殊功能寄存器和MIPS FPU寄存器。     MIPS的寄存器比X86（X86系统的寄存器有14个，划分为四类：通用寄存器，指令指针寄存器，标志寄存器，段寄存器）要多，有35个，但其中有32个（r0~31）是通用寄存器，两个（HI，LO）是特殊功能寄存器（用于存储整数乘除和乘/累加操作的结果），还有一个是特殊功能程序计数器PC（progra
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CPU之路——协处理器CP0
誓约胜利之舰
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