该文描述了一个Verilog设计，它接收32位并行数据，通过CLK2分频产生8位输出。设计中包含了QPSK调制的关键元素，包括正弦波和余弦波的生成，这些波形相位差半周期。当信息比特为1时，输出为+cos，为0时输出为-cos，实现了调制功能。最后，通过相加操作得到QPSK输出信号。
输入32bits 并行数据，输出 8bits 数据
CLK2 是CLK的150倍分频； 将并转串 ，每CLK2周期传1 bit
产生-sin (因为QPSK调制方式等效于两个BPSK相加 即 Acoswt - Bsinwt
产生 sin , 与上面的sin 同频反相
同理是cos 和 -cos
为了产生相差半个周期的时钟，受t 控制：
把第二位赋值第三位
选择器：
信息比特是1:cos 0:-cos 等效于调制。
最后是相加:
adder a1(In,Qp,QPSKoutput);
波形：
资源下载：
(31条消息) QPSK-using-VERILOG-HDL-master.rar资源-CSDN文库
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