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RSS订阅原创 关于学习
最近学习的效率很差，收到了师兄的批评，哎，虽然很气馁，但是师兄说的很对，自己确实是应该抓紧了！ 反复思考，自己想出了以下几点：1 **对于遇到的问题，要努力自己去解决问题，而不是一直去依靠别人！**2 学习应该是有自己的主见，不应该因外部原因而打乱自己的计划，要有目标，有计划的学习，及时规划，及时反思。3 无论是看什么东西，要尽量吃透，看懂，而不是模棱两可。抓紧了小兄弟！ 加油！
2015-11-30 22:31:11
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转载 【转】后期学习规范
1.规范很重要 工作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计（无论软件还是硬件），不按照规范走几乎是不可实现的。逻辑设计也是这样：如果不按规范做的话，过一个月后调试时发现有错，回头再看自己写的代码，估计很多信号功能都忘了，更不要说检错了；如果一个项目做了一半一个人走了，接班的估计得从头开始设计；如果需要在原来的版本基础上增加新功能，很可能也得从头来过，很难做到设计的可重用性。在逻
2015-11-24 15:53:06
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原创 近期遇到的一些问题及解决方法（11-24）
1 关于例化的问题，在IP核的例化中，在IP核设置的界面对于各个管脚是大写显示的，但是在例化程序中务必 要小写，否则会报错“cannot find this port in this module”，被这个小问题困扰了挺长时间。2 关于DDS核的补充 在上一篇博文。3 Verilog的学习要减缓了，中心放在考试复习上面。
2015-11-24 15:25:12
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原创 Xiinx中关于DDS IP核 的学习
1 [http://blog.csdn.net/yundanfengqing_nuc/article/details/45058915] 感谢yundanfengqing_nuc的博文。 此链接中，有对IP核设置的基本描述，包括 各参数的定义，输出频率，频率分辨率，相位增量，三个基本参数的描述和公式解释，之后给出一个实例。但是只给出了一种模式，而且对SFDR等只是直接给出，但是并未解释，已经向楼
2015-11-21 16:03:33
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转载 特权同学的FPGA/CPLD设计学习笔记
题记：这个笔记不是特权同学自己整理的，特权同学只是对这个笔记做了一下完善，也忘了是从那DOWNLOAD来的，首先对整理者表示感谢。这些知识点确实都很实用，这些设计思想或者也可以说是经验吧，是很值得每一个有志于FPGA/CPLD方面发展的工程师学习的。1、硬件设计基本原则(1)、速度与面积平衡和互换原则：一个设计如果时序余量较大，所能跑的频率远高于设计要求，能可以通过模块复用来减少整个设计消耗的芯片面
2015-11-21 13:24:21
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原创 第一次写博客，《FPGA学习笔记》
学习FPGA已经有半年了，但是效果不是很明显，主要在与自己没有很大的压力，没有明确的目标，致使仔细学习效率低下，不行！！ 以后要坚持写自己的博客，对于学习内容要记录，要坚持完成。之前的计划： 1 入门Verilog ，完成LED流水灯的程序。（已完成） 2 自己尝试 读写ROM的基本控制（IP核）。（已完成） 3 UART的程序设计，此处参考网上例程，基本看懂，但是由于程序注释太少，看
2015-11-21 12:33:39
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空空如也
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