学习他人优秀经验
Tony_MPF
好好学习 FPGA
展开
-
特权同学的FPGA/CPLD设计学习笔记
题记:这个笔记不是特权同学自己整理的,特权同学只是对这个笔记做了一下完善,也忘了是从那DOWNLOAD来的,首先对整理者表示感谢。这些知识点确实都很实用,这些设计思想或者也可以说是经验吧,是很值得每一个有志于FPGA/CPLD方面发展的工程师学习的。1、硬件设计基本原则(1)、速度与面积平衡和互换原则:一个设计如果时序余量较大,所能跑的频率远高于设计要求,能可以通过模块复用来减少整个设计消耗的芯片面转载 2015-11-21 13:24:21 · 2919 阅读 · 0 评论 -
simulink(转载)
1.用simlink画的图,在示波器中显示,如何复制到word中(1)告诉你一个办法,在加上示波器的地方加上to workspace改为array,在主窗口中plot。 (2)直接抓过去也行吧,Edit下有copy model选项。2.terminator的用法:终止未连接的输出端口使用Terminator模块去盖住不与其他模块连接的模块的输出。执行仿真时如果有不与输出相连的模块,simulink转载 2016-11-25 10:40:44 · 4499 阅读 · 0 评论 -
system verilog总结(转)
Systemverilog 数据类型l 合并数组和非合并数组1)合并数组:存储方式是连续的,中间没有闲置空间。例如,32bit的寄存器,可以看成是4个8bit的数据,或者也可以看成是1个32bit的数据。表示方法:数组大小和位,必须在变量名前指定,数组大小必须是【msb:lsb】Bit[3:0] [7:0] bytes ;2)二维数组和合并数组识别...转载 2018-07-03 16:37:45 · 5752 阅读 · 0 评论