用verilog实现的串口通信模块

github地址：git://github.com/adream307/uart.git

串口功能：

1、8个数据位、1个停止为、无校验位

2、空闲时数据线为高电平，从高电平跳向低电平表示启动信号

3、波特率可以通过parameter参数实现可调

 

有两个文件：

UART.v 串口模块

module UART(
 //***********全局时钟复位信号*********
     iCLK,
     iRST_N,
 //***********串行数据线***************
     iRX, //串行接收
     oTX, //串行发送
 //************完成标记*****************
     oR,  //接收完成。开始接收时该位为低电平，接收完成置为高电平
     oT,  //发送完成。开始发送时该位为低电平，发送结束后为高电平
     iT,  //发送请求，上升沿请求
     iTDATA, //发送数据
     oRDATA //接收数据
);

 

tb3.v ：自闭环的测试脚本

 

使用示例：

UART uart_0(
 //***********全局时钟复位信号*********
     .iCLK(clk