自定义博客皮肤VIP专享

*博客头图：

格式为PNG、JPG，宽度*高度大于1920*100像素，不超过2MB，主视觉建议放在右侧，请参照线上博客头图

请上传大于1920*100像素的图片！

博客底图：

图片格式为PNG、JPG，不超过1MB，可上下左右平铺至整个背景

栏目图：

图片格式为PNG、JPG，图片宽度*高度为300*38像素，不超过0.5MB

主标题颜色：

RGB颜色，例如：#AFAFAF

Hover：

RGB颜色，例如：#AFAFAF

副标题颜色：

RGB颜色，例如：#AFAFAF

预览 取消 提交

自定义博客皮肤

-+
上一步保存

m0_55542784的博客

  • 博客(11)
  • 收藏
  • 关注
排序：
按最后发布时间
按访问量
RSS订阅

原创 Chisel | Arbitor

Chisel3中的Arbiter

2023-07-25 15:56:53 273

原创 FPGA|复位

复位网络具有非常大的扇出和负载，到达不同的触发器存在不同的延时，不满足复位恢复或者解除时间的情况下，就有可能在不同的触发器的不同时钟周期内进行解复位。而rst_n信号由低到高释放时，为了防止亚稳态的出现，将rst_n信号用DFF向后延一周期，外部复位信号不会在出现释放时与clk信号竞争，整个系统将与全局时钟clk信号同步。（注意是可能）因为如果输出本身就是复位后的值，即使当前时钟沿不能判断是否复位，输出也是复位值，这时候就不会产生亚稳态，因为已经是复位态了。：复位信号变为无效时，与上一个时钟沿的最小间隔。

2023-07-07 16:07:41 452 1

原创 FPGA|跨时钟域

FPGA时序

2023-03-17 21:36:23 2096 1

原创 FPGA|时序

时序

2023-03-17 09:58:39 515

原创 Verilog|有无符号加法与乘法运算

有无符号运算verilog

2023-03-14 16:06:42 2210

转载 UART、I2C、SPI等

各串口对比

2023-03-14 09:52:25 314

原创 Verilog(4)同步FIFO的两种设计方法

FIFO

2023-03-07 21:07:57 108

原创 vivado 仿真工程中$readmemh 使用

FPGA

2023-03-07 10:56:16 722

原创 Verilog(3)I2C通信协议

I2C

2023-02-26 14:23:54 823

原创 Verilog(2)HDMI显示

异步复位的亚稳态：当异步复位信号的撤销时间在Trecovery（恢复时间）和Tremoval（移除时间）之间时，输出结果就会出现亚稳态，造成复位失败。当reset信号为active的时候，寄存器立刻被复位，与时钟沿到来与否没有关系。用两级寄存器，是消除复位释放中可能存在的亚稳态。通过像素点坐标，来规定显示的内容，像素点坐标由驱动模块根据时钟及行场计数来动态改变。三、dvi_transmitter_top。一、video_display模块。二、video_driver模块。

2023-02-20 15:14:25 1225

原创 Verilog(1)UART串口通信

UART串口通信

2022-11-22 17:35:38 2477 3

空空如也

空空如也

TA创建的收藏夹 TA关注的收藏夹

TA关注的人

提示
确定要删除当前文章？
取消 删除