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转载 FPGA/CPLD设计的一般步骤
1、设计规范到VHDL描述根据最终设计所期望的描述,构造一个合理的设计,自然语言编写。形成规范后,通过数学公式或逻辑公式进行抽象的描述。再用硬件描述语言将其转化为RTL级的描述2、RTL级仿真验证RTL级的VHDL描述是否正确。使用表达设计环境的激励信号驱动设计,验证结果符合设计的行为模型。编译VHDL代码,检验其语法,运行仿真器,读入VHDL代码和激励信号文件(测
2012-06-18 19:46:42 2000
原创 'event编译时出现error的解释
ERROR:Xst:827 - file_name Line xx: Signal xx cannot be synthesized, badsynchronous description.'event错误'event参数必须放在process的最顶层if语句中,而且在一个process中不应该存在嵌入式的'event语句process (clk, reset) is be
2012-06-18 19:41:49 791
随机信号分析(常建平 李海林)习题答案
2011-09-27
空空如也
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